JPH0421208A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、遅延回路に関し、特に、自己妙所機能を備え
た遅延回路に関する。

〔従来の技術〕

たとえば、ディジタル信号処理を行うコンピュータ関連
機器などにおいては、演算データの遅延や、ディジタル
フィルタなどにおいて単位回路を多重使用する場合など
のデータメモリなどとして、遅延回路が用いられる場合
がある。

従来、このような遅延回路に関する技術としては、たと
えば特開平１−７０９６７号公報に開示されるものが知
られている。

すなわち、当該技術の場合には、遅延時開分解能の異な
るプログラマブル・デイレイ・ラインおよびアクティブ
・デイレイ・ラインを縦接続し、各々における設定遅延
時間の組み合わせを、それぞれに対応して設けられた記
憶素子に予め記憶されている補正データに基づいて適宜
選択することにより、たとえばそれ以前のＣＲ充放電型
単安定マルチバイブレークを使用する場合に比較して、
補正データの測定回数や時間、さらには回路部品を削減
することを可能にして、遅延時間設定回路の効率化を図
ろうとするものである。

〔発明が解決しようとする課題〕

ところが、上記の従来技術の場合には、確かに、外乱な
どの影響に応じて、高精度に設定遅延時間を調整できる
という効果は得られるものの、ブログラマプル・デイレ
イ・ラインおよびアクティブ・デイレイ・ラインの各々
に関する補正データを記憶するた給の記憶素子などが依
然として必要であり、高価にならざるを得ないという問
題がある。

このため、たとえば遅延回路の低価格化を図るなどの目
的で、論理ゲートにおけるゲート遅延時間を利用して単
にデイレイ・ラインを構成する場合には、製造工程にお
ける特性ばらつきや、電源電圧の変動などの、実使用時
における外乱などの影響で、設定遅延時間が容易に変動
してしまい、所望の精度が得られないという他の問題が
発生する。

したがって、本発明の目的は、安価で、精度良く遅延時
間を設定することが可能な遅延回路を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述右よび添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる遅延回路は、入力信号の遅延時
間を多段階に設定可能な遅延ラインと、この遅延ライン
からの遅延時間の異なる複数の出力信号の一つを選択す
る遅延量選択回路と、入力信号または出力信号のいずれ
を遅延ラインに入力するかを切り替えるモード切替回路
と、出力信号の周期を検出する分周回路とを備えるよう
にしたものである。

〔作用〕

上記した本発明の遅延回路によれば、モード切り替え回
路により、必要に応じて、遅延ラインの出力信号を当該
遅延ラインに入力信号として帰還し、その時の発信周波
数を分周回路において検出することにより、その状態に
おける遅延ラインの実際の遅延時間を測定し、この測定
値に基づいて遅延量選択回路を適宜操作して、所望の遅
延時間が得られる出力信号を選択することにより、たと
えば、補正データを記憶するための記憶素子などの余分
な回路要素を設けることなく安価に、外乱などに起因す
る経時変化などを補正して、目的の遅延時間を精度良く
得ることができる。

〔実施例〕

以下、図面を参照しながら、本発明の一実施例である遅
延回路の一例について、図面を参照しながら詳細に説明
する。

第１図は、本発明の一実施例である遅延回路構成の一例
を示すブロック図であり、第２１！Ｉは、その各々にお
けるさらに詳細な構成例を示すブロック図である。

すなわち、本実施例の遅延回路は、モード切替出力信号
３から、遅延時間の異なる複数の遅延信号４を出力する
遅延ライン９と、この複数の遅延信号４の一つを選択し
て出力信号６とする遅延量選択回路１０とを備えている
。

遅延ライン９の前段には、本来の入力信号１と、前記出
力信号６のいずれを、前記モード切替出力信号３として
遅延ライン９に入力するかを制御するモード切替回路８
が設けられており、外部から与えられるモード切替信号
２に基づいて、当該切替動作を行うようになっている。

遅延量選択回路１０の後段には、出力信号６から分周信
号７を発生して外部に出力する分周回路１１が設けられ
ている。

これらの各部のさらに詳細な構成例を示したものが第２
図である。

すなわち、遅延ライン９は、−例として、複数の論理ゲ
ー）９ａ、論理ゲー）　９　ｂ、論理ゲート９ｃ、論理
ゲー）９ｄを縦接続して構成されており、個々の論理ゲ
ー）９ａ〜９ｄの直後の出力が、個別に４種の遅延信号
４　（４ａ、４ｂ、４ｃ、４ｄ）として取り出されて、
遅延量選択回路１０に入力されている。

モード切替回路８は、複数のＡＮＤゲー）８ａ右よびＡ
ＮＤゲー）８ｂと、これらの出力の論理和をモード切替
出力信号３として出力するＯＲゲー）８ｃとを備えてい
る。一方のＡＮＤゲート８ａには、一方の入力として、
インバータ８ｄを介して出力信号６の論理状態が反転さ
れた帰還出力信号６ａが入力され、他方の入力として、
モード切替信号２をインバータ８ｅによって反転したも
のが人力されている。

また、他方のＡＮＤゲー）８ｂには、一方の入力として
通常の入力信号１が設定され、他方の入力して、モード
切替信号２がそのまま入力されるようになっている。

一方、遅延量選択回路１０は、複数の遅延量選択信号５
（この場合、二つの遅延量選択信号５ａ。

５ｂ）の論理状態の組み合わせに基づいて、前記４種の
遅延信号４の一つを選択し、出力信号６として外部に８
カする動作を行うようになっている。

また、分周回路１１は、Ｄタイプエツジ）ＩＪガフリッ
プフロップｌｌａおよびＤタイプエツジトリガフリップ
フロップＩｌｂを２段に縦接続して構成され、出力信号
６から分周信号７を出力するように構成されている。

以下、上述のような構成の遅延回路の作用の一例につい
て説明する。

まず、本来の遅延動作を行う場合は次のようになる。

この場合、モード切替信号２は、“Ｈ”レベルとなって
おり、ＡＮＤゲート８ｂはＯＮ、ＡＮＤゲー）８ａはＯ
ＦＦ状態となっている。

いま、入力信号１に、“Ｌ”レベルから“Ｈ”レベルに
転するステップ入力があったとすると、この信号は、Ａ
ＮＤゲート８ｂ、ＯＲゲート８Ｃを通じて、モード切替
出力信号３となり、さらに複数の論理ゲー）９ａ〜９ｄ
を通過し、４種の遅延信号４ａ〜４ｄとして、遅延量選
択回路１０に入力される。

遅延量選択回路１０は、遅延量選択信号５ａおよび５ｂ
の組み合わせがすべて“Ｌ″レベルあれば、論理ゲー）
９ａからの出力である遅延信号４ａを、同じく、“Ｈ”
レベルおよび“Ｌ°レベルの組み合わせでは、論理ゲー
）９ｂの遅延信号４ｂを、“Ｌ”レベルおよび“Ｈ″レ
ベルあれば、論理ゲー）９ｃの遅延信号４Ｃを、′Ｈ”
レベルおよび′Ｈ”レベノνであれば、論理ゲート９ｄ
の遅延信号４ｄを選択して、出力信号６とする動作を行
う。

このように、入力信号ｌから、出力信号６までの遅延時
間を、遅延量選択信号５ａおよび５ｂの組み合わせによ
って可変に設定する。

次に、遅延ライン９における遅延時間測定モードの場合
は、次のようになる。

この遅延時間測定モードの場合には、モード切替信号２
は“Ｌ“レベルとされ、このため、インバータ８ｅの出
力は“Ｈ”レベルとなり、ＡＮＤゲート８ａはＯＮ、Ａ
ＮＤゲート８ｂはＯＦＦ状態となる。

いま、ＡＮＤゲー）８ａの出力が“Ｌ″レベルら“Ｈ”
レベルになったと仮定すると、ＯＲゲ−）８Ｃのゲート
遅延時間分だけの連れ後、ＯＲゲート８Ｃの出力が“Ｌ
”レベルから“Ｈ”レベルになり、さらに、論理ゲート
９ａ〜９ｄが次々と“Ｌ”レベルから“Ｈ”レベルにな
っていく。

この時、遅延量選択信号５ａ、５ｂが“Ｈ”“Ｈ″レベ
ル状態であるとすると、すなわち、論理ゲート９ｄから
の遅延信号４ｄが選択される状態であったとすると、当
該論理ゲー）９ｄの遅延信号４ｄが“Ｌ”レベルから′
Ｈ”レベルになってから、遅延量選択回路１００通過時
間分だけ遅れた出力信号６が″Ｌ°レベルから“Ｈ＃レ
ベルとなる。

さらに、インバータ８ｄを介してＡＮＤゲート８ａに帰
還される帰還出力信号６ａは、当該インバータ８ｄにお
ける通過時間だけ遅れて“Ｈ″レベルカラＬ”レベルに
なる。

そして、ＡＮＤゲー）３ａの８力は、当該ＡＮＤゲー）
８ａのゲート遅延時間だけ遅れて、“Ｈ”レベルから“
Ｌ”レベルにナル。

ＡＮＤゲー）８ａの出力は、“Ｌ”レベルから“Ｈ”レ
ベルに変化した時から、○Ｒアゲ−８ｃ。

論理ゲー）９ａ〜９ｄ、遅延量選択回路１０．インバー
タ１３ｄ、ＡＮＤゲート８ａを通過するのに要する総連
れ時間後、“Ｈ“レベルからＬ”レベルになる。

つまり、この総遅れ時間毎に、“Ｈ”レベルと“Ｌ”レ
ベルとの間の反転を繰り返す発信状態となる。すなわち
出力信号６も発信状態となる。

次に、この発信状態の出力信号６は、分周回路１１にお
けるＤタイプエツジトリガフリップフロップｌｌａのＴ
入力となっているため、−分周されて、次段のＤタイプ
エツジトリガフリップフロップＩｌｂのＴ入力となり、
さらに−分周されて最終的な分周出力としての分周信号
７となる。

いま、入力信号１からモード切替出力信号３までの連れ
をＴ１．出力信号６からモード切替出力信号３までの遅
れを７２．モード切替出力信号３から遅延ライン９．遅
延量選択回路１０を経て、出力信号６となるまでの遅れ
をＴ３．分周回路１１の分周段数をＮ（この場合Ｎ＝２
）、遅延量測定モード時における分周回路１１０分周信
号７の周期をＴ４とすると、 Ｔ４＝　（Ｔ２＋Ｔ３）ｘ２ｘ２’　　　−・−（１）
であり、入力信号１から出力信号６までの遅延時間をＴ
とすると、 Ｔ＝Ｔ　１　＋Ｔ　３　　　　　　　　　　・・・（２
）であり、さらに、ＴＩ’−、Ｔ２とすると、前記式（
２）％式％（３） これを式（１）に代入すると、 Ｔ４＝ＴＸ２Ｘ２’　　　　　　　　　・・・（４）と
なる。

すなわち、分周信号７の周期Ｔ４と、分周回路１１０段
数Ｎが判れば、遅延ライン９における遅延時間Ｔを知る
ことができる。

たとえば、発信状態の出力信号６“Ｈ”レベルおよび“
Ｌ”レベルのパルス輻が同じであり、これをＤ１秒とし
、インバータ８ｄの遅れは、Ｄ１秒に比べて充分小さい
とすると、分周信号７の発信周期Ｄ２秒は、 Ｄ２＝ＤＩＸ２Ｘ２Ｘ２＝ＤＩＸ８・・・（５）となる
。　従って、 Ｄ１＝Ｄ２／８　　　　　　　　・・・（６）となる。

さらに、ＡＮＤゲート８ｂと、ＡＮＤゲート８ａのゲー
ト遅れ量が同じであると仮定すると、Ｄｉ＃入力信号１
から出力信号６までの遅延時間、となり、Ｄ２を測定す
れば、遅延ライン９における遅延時間を知ることができ
る。

このようにして、たとえば、図示しないマイクロプロセ
ッサなどにより、分周回路１１の分周信号７に基づいて
現在の遅延ライン９における遅延時間を測定し、それに
応じて、遅延量選択信号５ａ、５ｂを適宜設定すること
により、環境温度その他の要因による遅延ライン９にふ
ける遅延時間に経時的な変動が発生しても、当該遅延時
間を常に所望の値に精度よく維持することができる。

また、たとえば、遅延ライン９の補正データを記憶する
などの目的で、煩雑で高価なメモリ素子などを設ける必
要もないので、遅延回路を安価に構成することがで舎る
。

さらに、たとえば、磁気ディスク記憶装置などの製造工
程においては、ディジタル信号の配録／再生回路などに
おける位相マージンその他に関する試験や調整などの際
に、遅延回路によって精密な遅延時間を設定する必要が
あり、従来の場合には、個々の機器毎に、作業者が出荷
前調整などの煩雑な作業を行う場合があったが、本実施
例になる遅延回路を組み込むことにより、マイクロプロ
セッサなどに、関係する所望の診断プログラムを組み込
むだけで、組立調整工程などにおける遅延回路の無調整
化を実現することが可能となり、磁気ディスク装萱など
の製造工程における生産性が向上する。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、遅延ライン、モード切替回路、さらには分周
回路などの構成としては、前記実施例に例示したものに
限らず、同様の機能を達成することができるものであれ
ば、他の構成であってもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になる遅延回路は、入力信号の遅延時
間を多段階に設定可能な遅延ラインと、この遅延ライン
からの遅延時間の異なる複数の出力信号の一つを選択す
る遅延量選択回路と、前記入力信号または前記出力信号
のいずれを前記遅延ラインに入力するかを切り替えるモ
ード切替回路と、前記出力信号の周期を検出する分周回
路とを備えているので、モード切替回路により、必要に
応じて、遅延ラインの出力信号を当該遅延ラインに入力
信号として帰還し、その時の発信周波数を分周回路にお
いて検出することにより、その状態における遅延ライン
の実際の遅延時間を測定し、この測定値に基づいて遅延
量選択回路を適宜操作して、所望の遅延時間が得られる
出力信号を選択することにより、たとえば、補正データ
を記憶するための記憶素子などの余分な回路要素を設け
ることなく安価に、外乱などに起因する経時変化を補正
して、目的の遅延時間を精度良く得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である遅延回路構成の一例
を示すブロック図、 第２図は、その各々におけるさらに詳細な構成例を示す
ブロック図である。 １・・・入力信号、２・・・モード切替信号、３・・・
モード切替出力信号、４　（４ａ〜４ｄ）・・・遅延信
号、５　　（５ａ、５ｂ）　　・・・遅延量選択信号、
６・・・出力信号、６ａ・・・帰還出力信号、７・・・
分周信号、８・・・そ−ド切替回路、３ａ、　　８ｂ−
・・ＡＮＤゲート、８Ｃ・・・ＯＲゲート、３ｄ、８ｅ
・・・インバータ、９・・・遅延ライン、９ａ〜９ｄ・
・・論理ゲート、１０・・・遅延量選択回路、１１・・
・分周回路、１１ａ、１１ｂ・・・Ｄタイプエツジトリ
ガフリップフロップ。

Claims (1)

【特許請求の範囲】
1. １、入力信号の遅延時間を多段階に設定可能な遅延ライ
   ンと、この遅延ラインからの遅延時間の異なる複数の出
   力信号の一つを選択する遅延量選択回路と、前記入力信
   号または前記出力信号のいずれを前記遅延ラインに入力
   するかを切り替えるモード切替回路と、前記出力信号の
   周期を検出する分周回路とを備えたことを特徴とする遅
   延回路。