CN116961625A - 时钟校准电路 - Google Patents

Abstract

本申请公开了一种时钟校准电路，包括：振荡模块，用于根据基准电流产生输出时钟信号；基准模块，用于根据校准使能信号以及校准值产生基准电流；校准模块，用于对参考时钟信号进行分频得到分频时钟信号，并对分频时钟信号的频率与输出时钟信号的频率进行比较以产生计数控制信号，根据所述计数控制信号对参考时钟周期内输出时钟信号的脉冲个数进行计数以得到校准值；其中，所述校准值为分频时钟信号的频率与输出时钟信号的频率相同时参考时钟周期内输出时钟信号的脉冲个数。本申请能够实现电路本身的自动校准，不需要太多人工干预，降低了芯片测试环节的技术难度，同时能够降低测试成本。

Description

时钟校准电路

技术领域

本发明涉及半导体集成电路技术领域，具体地，涉及一种时钟校准电路。

背景技术

集成电路在工作的时候，往往需要一个稳定的时钟。振荡器是系统必须的一个关键部件，能够给集成电路提供工作时钟。很多电子设备为了设计方便和节约成本，普遍使用内部的时钟振荡器作为时钟信号源。然而由于现有集成电路制造工艺的限制，芯片内部的时钟振荡器产生的时钟信号通常有±20％到±30％的偏差，有些工艺甚至可能产生±50％的偏差，这种具有巨大偏差的时钟信号如果直接用于内部电路，将极有可能使系统处于不稳定或不可预知的状态，无法正常工作。

针对芯片内部的时钟振荡器产生的时钟信号存在较大偏差的问题，通常采用配置内部的校准寄存器的方法来调整时钟信号的频率，例如，通过修调电路对可配置基准电流源进行调整，从而改变时钟振荡电路输出的时钟信号的频率。修调电路的校准值根据输出时钟信号的频率进行调整，通过多轮调整后才能得到符合要求的时钟信号。该种方法实现简单，但由于需要对时钟信号进行测量并调整校准值，因此整个校准过程耗费时间较长，测试成本较多。

发明内容

鉴于上述内容，本发明的目的在于提供一种时钟校准电路，能够实现电路本身的自动校准，不需要太多人工干预，降低了芯片测试环节的技术难度，同时能够降低测试成本。

根据本发明的第一方面，提供一种时钟校准电路，包括：振荡模块，用于根据基准电流产生输出时钟信号；基准模块，用于根据校准使能信号以及校准值产生基准电流；校准模块，用于对参考时钟信号进行分频得到分频时钟信号，并对分频时钟信号的频率与输出时钟信号的频率进行比较以产生计数控制信号，根据所述计数控制信号对参考时钟周期内输出时钟信号的脉冲个数进行计数以得到校准值；其中，所述校准值为分频时钟信号的频率与输出时钟信号的频率相同时参考时钟周期内输出时钟信号的脉冲个数。

优选地，所述校准模块包括：分频器单元，用于对参考时钟信号进行分频处理以产生分频时钟信号；鉴频鉴相器单元，用于对分频时钟信号和输出时钟信号的频率进行比较以产生计数控制信号；双向计数器单元，用于根据所述计数控制信号对参考时钟周期内输出时钟信号的脉冲个数进行计数以得到校准值。

优选地，计数控制信号包括第一控制信号和第二控制信号，当所述输出时钟信号的相位超前所述分频时钟信号的相位时，第一控制信号为有效电平矩形脉冲，第二控制信号为无效电平，第一控制信号的脉冲宽度由所述输出时钟信号和所述分频时钟信号之间的相位差对应；当所述分频时钟信号的相位超前所述输出时钟信号的相位时，第二控制信号为有效电平矩形脉冲，第一控制信号为无效电平，第二控制信号的脉冲宽度由所述输出时钟信号和所述分频时钟信号之间的相位差对应；当所述分频时钟信号的相位和所述输出时钟信号的相位相同，第一控制信号和第二控制信号均为无效电平。

优选地，当所述输出时钟信号的频率小于所述分频时钟信号的频率时，第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度；当所述输出时钟信号的频率大于所述分频时钟信号的频率时，第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度。

优选地，当第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度时，所述双向计数器单元对参考时钟周期内输出时钟信号的脉冲个数进行加法计数直至第一控制信号变为无效电平停止计数。

优选地，当第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度时，所述双向计数器单元对参考时钟周期内输出时钟信号的脉冲个数进行减法计数直至第二控制信号变为无效电平停止计数。

优选地，当所述双向计数器单元停止计数时，校准使能信号从无效电平变为有效电平。

优选地，所述基准模块包括：熔丝开关阵列单元，根据校准使能信号将校准值存储为熔丝开关阵列状态，从而产生多个开关控制信号；可配置基准电流单元，根据多个开关控制信号产生基准电流。

优选地，双向计数器单元包括：逻辑门，用于将所述第一控制信号和所述参考时钟信号以产生第一计数脉冲或所述第二控制信号和所述参考时钟信号进行逻辑运算以产生第二计数脉冲；第一计数器，用于根据所述第一计数脉冲进行计数以得到第一计数值；第二计数器，用于根据所述第二计数脉冲进行计数以得到第二计数值；数值寄存器，用于将第一计数值和第二计数值中的一个存储作为校准值。

优选地，当第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度时，所述第一计数器根据所述第一计数脉冲进行加法计数以得到第一计数值；当第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度时，所述第二计数器根据所述第二计数脉冲进行减法计数以得到第二计数值。

优选地，当所述第一计数脉冲和所述第二计数脉冲的脉冲个数小于预设值时，所述第一计数器和所述第二计数器停止计数，所述数值寄存器将第一计数值和第二计数值中的一个存储作为校准值。

本发明实施例提供的时钟校准电路，通过外部的参考时钟信号与输出时钟信号的频率进行比较以产生校准值，根据校准值对振荡模块的基准电流进行调节校准，以得到所需频率的输出时钟信号，能够实现电路本身的自动校准，不需要太多人工干预，降低了芯片测试环节的技术难度，同时能够降低测试成本。

进一步地，通过分频器对参考时钟信号进行分频得到分频时钟信号，对分频时钟信号和输出时钟信号进行频率比较以产生计数控制信号，根据计数控制信号进行加法或者减法计数以得到校准值。

进一步地，采用熔丝开关阵列单元对校准值进行存储，形成能够掉电保持的数据，提高校准精度。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术中时钟校准电路的结构示意图。

图2示出根据本发明实施例提供的时钟校准电路的结构示意图。

图3示出根据本发明另一实施例提供的时钟校准电路的结构示意图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

图1示出现有技术中时钟校准电路的结构示意图。如图1所示，现有技术中的时钟校准电路100包括振荡模块110、可配置基准电流模块120、修调模块130以及稳压模块140。

其中，振荡模块110根据基准电流Iref产生输出时钟信号CLK。可配置基准电流模块120根据校准控制信号Ctrl_s产生基准电流Iref。修调模块130根据校准值产生校准控制信号Ctrl_s。稳压模块140用于向可配置基准电流源120和振荡模块110提供供电电压VDD。

现有技术中时钟校准电路100的修调模块130根据输出时钟信号CLK调整校准值，从而调整基准电流Iref的大小，从而改变时钟信号CLK的频率，需要通过人工或者自动化测试设备进行多轮调整后才能得到符合要求的输出时钟信号，不能完成电路本身的自动校准。由于需要对输出时钟信号进行测量并调整校准值，因此整个校准过程耗费时间较长，测试成本较多。

图2示出根据本发明实施例提供的时钟校准电路的结构示意图。如图2所示，所述时钟校准电路包括振荡模块210、基准模块220以及校准模块230。

其中，所述振荡模块210用于根据基准电流Iref产生输出时钟信号CLK。

基准模块220用于根据校准使能信号EN以及校准值产生基准电流Iref。

在本实施例中，所述基准模块220根据所述校准使能信号EN将所述校准值存储为熔丝开关阵列状态以调节基准电流Iref的大小。

具体地，所述基准模块220包括熔丝开关阵列单元221和可配置基准电流单元222，其中，熔丝开关阵列单元221根据校准使能信号EN将校准值存储为熔丝开关阵列状态，从而产生多个开关控制信号SW。可配置基准电流单元222根据多个开关控制信号SW产生基准电流Iref。

校准模块230用于对参考时钟信号CLK0进行分频得到分频时钟信号CLK1，并对分频时钟信号CLK1的频率与输出时钟信号CLK的频率进行比较以产生计数控制信号Ctrl，根据所述计数控制信号Ctrl对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行计数以得到校准值，该校准值例如为二进制数值。

在本实施例中，所述校准值为分频时钟信号的频率与输出时钟信号的频率相同时，参考时钟周期内输出时钟信号的脉冲个数。

校准模块230包括分频器单元231、鉴频鉴相器单元232和双向计数器单元233。

所述分频器单元231用于对参考时钟信号CLK0进行分频处理以产生分频时钟信号CLK1。

在本实施例中，分频系数由输出时钟信号CLK的频率与输入参考时钟CLK0的频率的比值决定。

鉴频鉴相器单元232用于对分频时钟信号CLK1和输出时钟信号CLK的频率进行比较以产生计数控制信号Ctrl。

在本实施例中，计数控制信号Ctrl包括第一控制信号Ctrl1和第二控制信号Ctrl2。当所述输出时钟信号CLK的相位超前所述分频时钟信号CLK1的相位时，第一控制信号Ctrl1为有效电平矩形脉冲(有效电平例如为高电平)，第二控制信号Ctrl2为无效电平(无效电平例如为低电平)，第一控制信号Ctrl1的脉冲宽度由所述输出时钟信号CLK和所述分频时钟信号CLK1之间的相位差对应；当所述分频时钟信号CLK1的相位超前所述输出时钟信号CLK的相位时，第二控制信号Ctrl2为有效电平矩形脉冲，第一控制信号Ctrl1为无效电平，第二控制信号Ctrl2的脉冲宽度由所述输出时钟信号CLK和所述分频时钟信号CLK1之间的相位差对应；当所述分频时钟信号CLK1的相位和所述输出时钟信号CLK的相位相同，第一控制信号Ctrl1和第二控制信号Ctrl2均为无效电平。

当所述输出时钟信号CLK的频率小于所述分频时钟信号CLK1的频率时，第一控制信号Ctrl1的脉冲宽度大于所述第二控制信号Ctrl2的脉冲宽度；当所述输出时钟信号CLK的频率大于所述分频时钟信号CLK1的频率时，第二控制信号Ctrl2的脉冲宽度大于所述第一控制信号Ctrl1的脉冲宽度；当所述输出时钟信号CLK的频率等于所述分频时钟信号CLK1的频率时，第一控制信号Ctrl1和第二控制信号Ctrl2均为无效电平。

双向计数器单元233用于根据所述计数控制信号Ctrl对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行计数以得到校准值。

在本实施例中，加法计数的默认值为0。当第一控制信号Ctrl1的脉冲宽度大于所述第二控制信号Ctrl2的脉冲宽度时，所述双向计数器单元233对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行加法计数直至第一控制信号Ctrl1变为无效电平停止计数，并将此时的计数值输出作为校准值。当第二控制信号Ctrl2的脉冲宽度大于所述第一控制信号Ctrl1的脉冲宽度时，所述双向计数器单元233对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行减法计数直至第二控制信号Ctrl2变为无效电平停止计数，并将此时的计数值输出作为校准值。

当所述双向计数器单元233停止计数时，校准使能信号EN从无效电平变为有效电平，进而控制基准模块220中的熔丝开关阵列单元根据所述校准值产生多个开关控制信号SW。校准信号使能信号EN可以对熔丝开关阵列进行设定，把双向计数器单元233的数值固定下来，不再改变。

本发明实施例提供的时钟校准电路，通过外部的参考时钟信号与输出时钟信号的频率进行比较以产生校准值，根据校准值对振荡模块的基准电流进行调节校准，以得到所需频率的输出时钟信号，能够实现电路本身的自动校准，不需要太多人工干预，降低了芯片测试环节的技术难度，同时能够降低测试成本。

进一步地，通过分频器对参考时钟信号进行分频得到分频时钟信号，对分频时钟信号和输出时钟信号进行频率比较以产生计数控制信号，根据计数控制信号进行加法或者减法计数以得到校准值。

进一步地，采用熔丝开关阵列单元对校准值进行存储，形成能够掉电保持的数据，提高校准精度。

图3示出根据本发明另一实施例提供的时钟校准电路的结构示意图。与上一实施例相比，本实施例中的双向计数器单元333包括：逻辑门3331第一计数器3332、第二计数器3333以及数值寄存器3334。

其中，逻辑门3331用于将所述第一控制信号Ctrl1和所述参考时钟信号CLK0以产生第一计数脉冲P1或所述第二控制信号Ctrl2和所述参考时钟信号CLK0进行逻辑运算以产生第二计数脉冲P2。

在本实施例中，该逻辑门3331为逻辑与门。

第一计数器3332用于根据所述第一计数脉冲P1进行计数以得到第一计数值。

在本实施例中，当第一控制信号Ctrl1的脉冲宽度大于所述第二控制信号Ctrl2的脉冲宽度时，所述第一计数器3332根据所述第一计数脉冲P1对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行加法计数直至第一控制信号Ctrl1变为无效电平停止计数以得到第一计数值。

第二计数器3333用于根据所述第二计数脉冲P2进行计数以得到第二计数值。

在本实施例中，当当第二控制信号Ctrl2的脉冲宽度大于所述第一控制信号Ctrl1的脉冲宽度时，第二计数器3333根据所述第二计数脉冲P2对参考时钟周期T0内输出时钟信号CLK的脉冲个数进行加法计数直至第二控制信号Ctrl2变为无效电平停止计数。

数值寄存器3333将第一计数值和第二计数值中的一个存储作为校准值。

在本实施例中，当所述第一计数脉冲P1和所述第二计数脉冲P2的脉冲个数小于预设值时，所述第一计数器和所述第二计数器停止计数，所述数值寄存器3333将第一计数值和第二计数值中的一个存储作为校准值。

本发明实施例提供的时钟校准电路，提供的时钟校准电路，通过外部的参考时钟信号与输出时钟信号的频率进行比较以产生校准值，根据校准值对振荡模块的基准电流进行调节校准，以得到所需频率的输出时钟信号，能够实现电路本身的自动校准，不需要太多人工干预，降低了芯片测试环节的技术难度，同时能够降低测试成本。

进一步地，通过分频器对参考时钟信号进行分频得到分频时钟信号，对分频时钟信号和输出时钟信号进行频率比较以产生计数控制信号，根据计数控制信号进行加法或者减法计数以得到校准值。

进一步地，采用熔丝开关阵列单元对校准值进行存储，形成能够掉电保持的数据，提高校准精度。

本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (11)

1.一种时钟校准电路，其特征在于，包括：

振荡模块，用于根据基准电流产生输出时钟信号；

基准模块，用于根据校准使能信号以及校准值产生基准电流；

校准模块，用于对参考时钟信号进行分频得到分频时钟信号，并对分频时钟信号的频率与输出时钟信号的频率进行比较以产生计数控制信号，根据所述计数控制信号对参考时钟周期内输出时钟信号的脉冲个数进行计数以得到校准值；

其中，所述校准值为分频时钟信号的频率与输出时钟信号的频率相同时参考时钟周期内输出时钟信号的脉冲个数。

2.根据权利要求1所述的时钟校准电路，其特征在于，所述校准模块包括：

分频器单元，用于对参考时钟信号进行分频处理以产生分频时钟信号；

鉴频鉴相器单元，用于对分频时钟信号和输出时钟信号的频率进行比较以产生计数控制信号；

双向计数器单元，用于根据所述计数控制信号对参考时钟周期内输出时钟信号的脉冲个数进行计数以得到校准值。

3.根据权利要求2所述的时钟校准电路，其特征在于，计数控制信号包括第一控制信号和第二控制信号，

当所述输出时钟信号的相位超前所述分频时钟信号的相位时，第一控制信号为有效电平矩形脉冲，第二控制信号为无效电平，第一控制信号的脉冲宽度由所述输出时钟信号和所述分频时钟信号之间的相位差对应；

当所述分频时钟信号的相位超前所述输出时钟信号的相位时，第二控制信号为有效电平矩形脉冲，第一控制信号为无效电平，第二控制信号的脉冲宽度由所述输出时钟信号和所述分频时钟信号之间的相位差对应；

当所述分频时钟信号的相位和所述输出时钟信号的相位相同，第一控制信号和第二控制信号均为无效电平。

4.根据权利要求3所述的时钟校准电路，其特征在于，当所述输出时钟信号的频率小于所述分频时钟信号的频率时，第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度；

当所述输出时钟信号的频率大于所述分频时钟信号的频率时，第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度。

5.根据权利要求4所述的时钟校准电路，其特征在于，当第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度时，所述双向计数器单元对参考时钟周期内输出时钟信号的脉冲个数进行加法计数直至第一控制信号变为无效电平停止计数。

6.根据权利要求4所述的时钟校准电路，其特征在于，当第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度时，所述双向计数器单元对参考时钟周期内输出时钟信号的脉冲个数进行减法计数直至第二控制信号变为无效电平停止计数。

7.根据权利要求5或6所述的时钟校准电路，其特征在于，当所述双向计数器单元停止计数时，校准使能信号从无效电平变为有效电平。

8.根据权利要求1所述的时钟校准电路，其特征在于，所述基准模块包括：

熔丝开关阵列单元，根据校准使能信号将校准值存储为熔丝开关阵列状态，从而产生多个开关控制信号；

可配置基准电流单元，根据多个开关控制信号产生基准电流。

9.根据权利要求3所述的时钟校准电路，其特征在于，双向计数器单元包括：

逻辑门，用于将所述第一控制信号和所述参考时钟信号以产生第一计数脉冲或所述第二控制信号和所述参考时钟信号进行逻辑运算以产生第二计数脉冲；

第一计数器，用于根据所述第一计数脉冲进行计数以得到第一计数值；

第二计数器，用于根据所述第二计数脉冲进行计数以得到第二计数值；

数值寄存器，用于将第一计数值和第二计数值中的一个存储作为校准值。

10.根据权利要求9所述的时钟校准电路，其特征在于，当第一控制信号的脉冲宽度大于所述第二控制信号的脉冲宽度时，所述第一计数器根据所述第一计数脉冲进行加法计数以得到第一计数值；当第二控制信号的脉冲宽度大于所述第一控制信号的脉冲宽度时，所述第二计数器根据所述第二计数脉冲进行减法计数以得到第二计数值。

11.根据权利要求10所述的时钟校准电路，其特征在于，当所述第一计数脉冲和所述第二计数脉冲的脉冲个数小于预设值时，所述第一计数器和所述第二计数器停止计数，所述数值寄存器将第一计数值和第二计数值中的一个存储作为校准值。