KR19980703404A

KR19980703404A - 높은 데이타 속도로 동작하는 자동 테스트 장치용 타이밍 발생기

Info

Publication number: KR19980703404A
Application number: KR1019970706808A
Authority: KR
Inventors: 로빈스브래드포드비.; 브라운벤자민제이.; 라이쳐트피터에이.
Original assignee: 도날드 지. 레카; 테라다인인코퍼레이티드
Priority date: 1995-03-29
Filing date: 1995-12-05
Publication date: 1998-11-05
Also published as: EP0818079A1; WO1996031002A1; JPH11502929A; EP0818079B1; DE69520960T2; US5566188A; DE69520960D1; KR100389608B1

Abstract

프로그래밍 가능 타이밍 발생기를 가지고 있는 자동 테스트 장치가 공개된다. 이 타이밍 발생기에서는, 필요한 지연이 코스 지연, 주파수 조절 지연, 및 파인 지연으로 분할되어 있다. 연속된 사이클 동안에 파인 지연은 일시적으로 저장된다. 상기 코스 지연이 경과되면, 상기 파인 지연이 검색되어 에지 신호 발생에 사용된다. 상기 주파수 조절 지연은 상기 코스 지연의 분해능의 일부분에 의해 상기 파인 지연이 검색되는 시간의 오프셋을 설정하는데 사용된다. 이 배열에 의해, 상기 파인 지연값은 상기 필요한 지연을 나타내는 신호가 발생되는 속도보다 빠른 속도로 검색될 수 있다. 이 배열의 경우에, 상기 타이밍 발생기의 대부분이 보다 낮은 동작 주파수를 가지고 있는 회로에 의해 구현되더라도 고주파 버스트 모드에서 에지가 발생될 수 있다. 보다 낮은 동작 주파수의 보다 저렴한 구성 요소로 고주파 동작을 제공함으로써 상당한 비용이 절감된다.

Description

높은 데이타 속도로 동작하는 자동 테스트 장치용 타이밍 발생기

자동 테스트 장치(일반적으로 테스터라고 함)는 많은 전자 부품, 및 인쇄 회로 기판과 VLSI 디바이스와 같은 구성 요소를 테스트하는데 사용된다. 테스터는 테스트 벡터로 구성된 테스트 패턴을 수행한다. 각각의 벡터는 테스트중인 디바이스(DUT)에 인가되어야 하거나, 상기 테스터의 1 동작 사이클 동안에 적절히 기능하는 DUT로부터 수신되어야 하는 테스트 신호에 관한 정보를 포함하고 있다.

상기 테스터에서는 상기 DUT에 인가되거나 이 DUT로부터 수신되는 각각의 신호가 별개의 채널에서 처리된다. VLSI 구성 요소 테스터의 경우에는, VLSI 구성 요소의 각각의 핀에 하나씩의 채널이 있다.

복잡한 전자 구성 요소를 테스트하기 위해서는, 사용자가 상기 DUT에 인가되거나 이 DUT로부터 기대되는 신호를 정확하게 특정할 수 있도록 하는 것이 필요하다. 특정되어야 하는 파라미터로는 신호를 발생해야 하는 시간을 들 수 있다. 통상적으로, 신호의 시간을 특정하는 데에는 두 정보 부분이 제공된다. 첫째로, 상기 테스터의 1 사이클의 길이, 즉 주기가 특정된다. 이 주기는 일반적으로 모든 채널에 대해 동일하다. 둘째로, 상기 사이클이 시작된 후의 시간 길이가 상기 신호에 대해 특정된다. 이 시간, 즉 지연은 각각의 채널마다 상이할 수도 있다.

상기 테스터가 원하는 시간에 신호를 구동 또는 체크할 수 있도록 하기 위해서, 시중에서 구할 수 있는 테스터들은 타이밍 발생기를 포함하고 있다. 이 타이밍 발생기는 종종 에지(edge)라고 하는 타이밍 신호를 발생한다. 상기 테스터의 입력 동작과 출력 동작은 이 에지에 동기된다. 예컨대, 하나의 에지에 의해 출력 구동기는 그 출력의 구동을 시작할 수 있고, 다른 에지에 의해 상기 출력 구동기는 상기 출력의 구동을 정지할 수 있다. 하나의 에지 신호에 의해 비교기는 입력 신호와 기대 신호의 비교를 시작할 수 있고, 다른 에지 신호에 의해 상기 비교기는 상기 비교를 정지할 수 있다.

사이클 시작에 대해 각각의 에지가 발생되는 시간은 사용자에 의해 프로그래밍될 수 있다. 이 시간은 때때로 프로그래밍 지연이라고 한다. 미국 캘리포니아 아구오라 힐스 소재의 테러다인 인코포레이티드사에 의해 판매되고 있는 J971과 같이, 시중에서 구할 수 있는 일부 테스터의 경우에는, 사건 타이밍에 걸쳐서 매우 높은 수준의 제어가 가능하다. 사용자는 1 주기의 길이를 프로그래밍할 수 있다. 이 주기는 테스트 중에 변동될 수도 있지만, 모든 채널에 대해서 동일하다. 또한, 사용자는 각각의 에지마다 상기 프로그래밍 지연을 특정할 수도 있다. 각각의 채널의 에지마다 상기 프로그래밍 지연은 별개로 특정될 수도 있고, 그리고 상기 테스터의 어느 사이클 동안에 변동될 수도 있다. 상기 수준의 제어를 제공하는 타이밍 발생기의 일예가 본 명세서에서 참조 문헌에 포함된 미국 특허 제5,274,796호에 공개되어 있다.

도 1에는 이러한 테스터의 타이밍 발생기가 도시되어 있다. 이 타이밍 발생기는 2개의 부분, 즉 글로벌 타이밍 발생기(110)와 로컬 타이밍 발생기(101)를 포함하고 있다. 통상적으로, 상기 테스터의 각각의 채널마다 적어도 하나씩의 로컬 타이밍 발생기가 존재한다. 하지만, 복수의 채널에 대해 동일한 타이밍 발생기를 사용할 수도 있다.

글로벌 타이밍 발생기(110)는 사이클의 시작을 나타내는 BOC 신호를 발생한다. 이 BOC 신호는 테스터가 동작하는 각각의 사이클마다 한 번씩 하이로 된다. 상기 BOC는 각각의 채널에 공급된다.

상기 BOC 신호는 테스터 사이클의 시작 시점을 알려 주는 코스(course) 지시로 생각할 수 있다. 이상적으로, 상기 주기는 10 ps와 같dl 매우 높은 분해능으로 특정될 수 있다. 글로벌 타이밍 발생기(110)는 10 psec 분해능을 가지고 있는 BOC 신호를 발생하지 않는다. 오히려, 상기 BOC 신호는 10 nsec와 같이 매우 높은 값의 분해능을 가지게 된다. 이 낮은 분해능을 보상해 주기 위해, 글로벌 타이밍 발생기(110)는 또한 상기 BOC 펄스와, 상기 프로그래밍 시간을 기초로 테스터 사이클이 시작되어야 하는 시간간의 시간차를 지시해 주는 신호를 발생한다. 이 신호는 레지듀(residue) 신호라고 한다. 이 신호는 필요한 분해능을 가지고 있는 테스터 사이클이 시작을 특정하기에 충분한 비트 수를 가지고 있는 디지탈 신호이다.

글로벌 타이밍 발생기(110)는 또한 프로그래밍 지연 신호를 각각의 채널측으로 보낸다. 상기 로컬 타이밍 발생기는 테스터 사이클이 시작된 후에 상기 프로그래밍된 양만큼 지연되는 펄스를 발생한다. 프로그래밍 지연 정보는 디지탈 형태의 지연량일 수도 있고, 또는 지연량이 디지탈 형태로 저장되어 있는 메모리의 주소일 수도 있다.

상기 로컬 타이밍 발생기는 상기 BOC 펄스 이후에 얼마나 오래 동안 에지가 발생되어야 하는지를 산출할 때에 상기 레지듀 값과 상기 프로그래밍 지연을 하나의 스텝으로서 조합한다. 또한, 상기 로컬 타이밍 발생기는 각각의 채널에서 각각의 에지에 특정된 지연을 산출한다. 이 지연은 각각의 채널의 상이한 전달 길이를 보상해 준다. 이 값은 때때로 디스큐 값(deskew value)이라고 한다. 이 디스큐 값도 디지탈 형태이다.

상기 레지듀 값, 상기 프로그래밍 지연 및 상기 디스큐 값은 상기 BOC 신호 후에 에지 신호가 발생되어야 하는 시간량을 지시해 주는 신호를 발생하기 위해 디지탈 형태로 조합된다. 이 지연의 일부는 디지탈 지연 회로에 의해 얻어질 수도 있다. 상기 로컬 타이밍 발생기에서 보다 높은 주파수 클럭을 사용함으로써 상기 글로벌 타이밍 발생기에서보다 높은 분해능이 얻어진다. 또한, 상기 디지탈 지연은 하나 이상의 스텝에서 제공될 수도 있으며, 이때 이들 각각의 스텝은 상기 지연의 일부분을 제공한다. 하지만, 상기 디지탈 지연은 여전히 코스 지연이며, 그리고 필요한 분해능을 제공하지 않는다.

다음에, 최종적인 파인(fine) 지연이 상기 에지 신호에 부가되며, 이에따라 상기 필요한 분해능이 제공된다. 이 지연은 통상적으로 보간기에 의해 제공된다. 보간기는 아날로그 비교기로 구현된다. 이 비교기의 하나의 입력에는 아날로그 램프(ramp) 신호가 공급된다. 다른 입력은 디지탈/아날로그 변환기(DAC)에 의해 공급된다. 필요한 파인 지연을 나타내는 상기 디지탈 값은 상기 DAC에 입력되며, 그리고 상기 비교기용의 트리거 신호를 형성한다. 상기 램프 신호가 상기 트리거값에 도달하는데 걸리는 시간의 길이는 상기 DAC에 입력된 지연값의 크기에 비례하게 된다. 이 방법으로, 상기 램프 신호가 시작된 후 정확하게 정해진 시간에 에지 신호가 발생될 수 있다.

도 1에는 다수의 채널(101₁,101₂,...,101_N)에 접속되어 있는 글로벌 타이밍 발생기(110)가 도시되어 있다. 각각의 에지 신호를 위해 타이밍 논리 회로(112)의 하나의 복제 회로가 존재한다. 각각의 채널은 하나 이상의 에지 신호를 발생하기 때문에 각각의 채널에는 타이밍 논리 회로(112)의 다수의 복제 회로가 존재한다. 타이밍 논리 회로(112)는 상기 에지에 도입될 필요가 있는 디지탈 지연을 산출한다. 또한, 상기 회로는 코스 디지탈 지연을 제공할 수도 있다.

각각의 채널은 또한 보간기 회로(114)를 포함하고 있다. 각각의 에지 신호에 대해 하나의 보간기가 또한 존재하므로, 각각의 채널에 대해 보간기 회로(114)의 복수의 복제 회로가 존재한다. 보간기 회로(114)는 최종 지연을 제공한다. 이 최종 지연은 아날로그 보간기로부터의 코스 디지탈 지연과 파인 지연에 의해 제공된다.

하나의 채널에 있는 모든 보간기 회로로부터의 에지가 포맷 회로(116)에 제공된다. 포맷 회로(116)는 필요한 I/O 동작을 수행하는데 필요한 구동기와 비교기를 포함하고 있다. 에지 신호의 수신 이외에, 포맷 회로(116)는 포맷 정보와 데이타 값을 수신한다. 사용중인 포맷에 관한 정보는 타이밍 논리 회로(112)로부터 전달된다. 상기 포맷 정보는 사용자에 의해 프로그래밍된다. 이 정보는 에지 신호에 필요한 디스큐의 양이 사용중인 포맷에 따라 달라지기 때문에 타이밍 논리 회로(112)측에 제공된다.

글로벌 타이밍 발생기(110)와 타이밍 논리 회로(112)는 CMOS 구성 요소에 의해 구현된다. CMOS는 비교적 저렴하다. 테스터에는 대량의 타이밍 회로가 존재하므로 타이밍 발생 회로를 구현할 때에는 비용이 중요한 인자이다. 도 1은 타이밍 논리 회로(112)의 복수의 복제 회로가 존재함을 보여 주고 있다. 일반적으로, 각각의 채널당 6개의 에지 신호가 존재하며, 그리고 수백개의 채널이 존재할 수 있다. 그러므로, 각각의 테스터는 타이밍 회로(112)의 수천개의 복제 회로를 포함하고 있을 수 있다.

CMOS의 단점은 제한된 동작 속도를 가지고 있다는 점이다. 표준 CMOS 구성 요소는 대략 최고 100 MHz의 클럭 주파수로 동작할 수 있다. 이 클럭 주파수로, 디지탈 지연에 의해 얻어질 수 있는 최량의 분해능은 10 nsec(즉, 상기 클럭 신호의 주기)에 불과하다.

필요한 시간 분해능을 제공하기 위해, 보간기 회로(114)는 보다 높은 클럭 주파수에서 동작하는 기술로 구현된다. 일반적인 바이폴라 기술이 사용되었다. 이 기술에 의해, 시중에서 구할 수 있는 테스터에서는 16 psec의 시간 분해능이 얻어졌다.

이러한 방법을 이용하더라도, 에지를 프로그래밍할 수 있는 방법에 바람직하지 않은 제한이 존재한다. 상기 CMOS 회로는 명령을 10 nsec당 하나씩 상기 보간기 회로측에 발생해 줄 수 있다. 사용자가 에지를 프로그래밍할 때, 때때로 동일한 에지가 하나의 사이클에서는 늦게 발생되려고 하지만, 후속 사이클에서는 초기에 발생하려고 한다. 상기 에지의 연속적인 발생간의 시간차는 1 테스트 사이클보다 작아진다. 상기 시간차가 10 nsec 보다 작아지면, 상기 CMOS 회로는 적절한 에지를 발생할 수 있을 정도로 매우 빠르게 제어 정보를 상기 보간기 회로(114)에 제공할 수 없게 된다.

또한, 고속 보간기 회로(114)는 CMOS 구성 요소가 동작할 수 있는 대략 100 MHz보다 빠른 속도로 에지를 발생할 수 있도록 제조되는 것으로 알고 있다. 타이밍 논리 회로가 저렴한 비용의 CMOS 구성 요소에 의해 구현되더라도, 100 MHz보다 높은 속도로 에지를 발생할 수 있으면 매우 바람직하다.

고속 구조는 또한 테스터가 고속으로 동작할 수 있도록 하는데 사용된다. 예컨대, 파이프라인 처리는 널리 사용되는 기술이다. 파이프라인 처리시에, 대형 회로는 여러 회로단으로 분리되며, 이때 연속 회로단의 입력과 출력은 레지스터에 의해 분리된다. 각각의 사이클 동안에, 각각의 회로단은 입력측의 레지스터의 데이타에 대해 동작한 후, 결과를 출력측의 레지스터에 제공한다. 각각의 회로단의 입력과 출력간의 데이타 경로는 전체 회로의 입력과 출력 사이에 있는 데이타 경로보다 짧다. 결과적으로, 각각의 회로단에는 보다 짧은 지연이 존재한다. 데이타는 가장 느린 회로단을 통해 데이타가 공급될 수 있는 속도와 동일한 속도로 파이프 라인 회로를 통해 공급되며, 상기 가장 느린 회로단은 상기 전체 회로를 통해 공급될 수 있는 데이타보다 빠르다. 하지만, 각각의 회로단을 통해 데이타가 공급될 수 있는 속도는 상기 회로단을 제조하는데 사용되는 디바이스의 동작 속도에 의해 여전히 제한되고 있다. CMOS 부품이 사용되는 경우에, 한계는 여전히 대략 100 MHz이다.

제2고속 구조는 파이프라인과 더불어 병렬 데이타 경로를 사용한다. 예컨대, 200 MHz에서의 동작을 위해, 상기 테스터는 각각 100 MHz에서 동작하는 두 병렬 경로로 분리될 수 있다. 이 두 경로로부터의 데이타는 말단에서 인터리브되며, 이에따라 한 경로의 속도의 두배의 데이타 속도로 신호가 개별적으로 제공된다.

최근에는 200 MHz 이상의 속도로 동작하는 테스터가 요구되고 있다. 두 100 MHz 채널로 분리된 200 MHz 테스터에서도 동일한 문제가 생긴다. CMOS에서 구현되면, 어떤 채널도 에지가 필요에 따라 프로그래밍될 수 있도록 충분히 고속으로 동작할 수 없다.

현재의 타이밍 발생기의 또 다른 문제점은 상기 아날로그 보간기의 구현이다. 상기 비교기에 제공된 DAC의 아날로그 램프와 출력은 정확하게 일치하는 값을 가지고 있어야 한다. 예컨대, 상기 아날로그 보간기가 0과 5 nsec 사이의 프로그래밍 지연을 제공할 수 있으려면, 상기 램프는 정확히 5 nsec에서 상기 DAC의 실제 크기 출력값과 동일한 양만큼 전압이 변동되어야 한다. 이들 값을 일치시키는 데에는 두가지 방법이 있다. 한가지 방법은 상기 DAC의 실제 크기 기준값인 아날로그 전압을 조절하는 것이다. 다른 한가지 방법은 아날로그 램프의 기울기를 제어하는 것이다. 이들 두 조절은 예컨대 제2DAC를 사용하여 행해질 수 있다. 이들 두 해결책 모두는 상기 테스터의 아날로그 회로의 변경을 포함하고 있으며, 그러므로 비교적 비용이 많이 들고 구현이 어렵다. 보다 쉽게 교정될 수 있는 아날로그 보간기를 가지고 있으면 바람직하다.

본 발명은 전반적으로 자동 테스트 장치에 관한 것으로, 특히 프로그래밍 시간에 타이밍 신호를 발생하는 자동 테스트 장치에 관한 것이다.

도 1은 종래 테스터의 타이밍 발생기의 블록도.

도 2는 본 발명을 이해하는데 유용한 타이밍도.

도 3은 본 발명을 포함하고 있는 타이밍 논리 회로의 블록도.

도 4는 본 발명을 포함하고 있는 보간기 회로의 블록도.

도 5는 본 발명에 따른 아날로그 보간기의 블록도.

이상의 배경을 감안하여, 본 발명의 목적은 에지를 프로그래밍할 수 있도록 해 주는, 비용이 저렴하고 속도가 느린 구성 요소에 의해 구현된 테스터를 제공하는데 있다.

본 발명의 다른 목적은 타이밍 발생기의 일부 구성 요소의 데이타 출력 속도보다 높은 분해능으로 프로그래밍될 수 있는 에지를 가지고 있는 테스터를 제공하는데 있다.

본 발명의 또 다른 목적은 여전히 에지를 프로그래밍할 수 있도록 해 주면서 CMOS 타이밍 발생 회로를 사용하여 100 MHz에서 동작하는 테스터를 제공하는데 있다.

본 발명의 또 다른 목적은 여전히 에지를 프로그래밍할 수 있도록 해 주면서 CMOS 타이밍 발생 회로를 사용하여 200 MHz로 동작하는 테스터를 제공하는데 있다.

본 발명의 또 다른 목적은 눈금 교정이 쉽게 될 수 있는 아날로그 보간기를 제공하는데 있다.

이들 목적 및 기타 다른 목적은 저속으로 그리고 낮은 타이밍 분해능을 가지고 동작하는 제어 회로, 및 고정밀 파인 타이밍 조절을 행하는 고속 회로를 포함하고 있는 테스터의 타이밍 발생기에서 달성된다. 상기 저속 회로와 고속 회로는 FIFO에 의해 분리되어 있다.

본 발명의 한가지 특징에 따라, 상기 FIFO로부터의 판독 제어 신호는 상기 저속 회로에 의해 발생되지만, 이 저속 회로가 동작하는 속도보다 빠른 속도로 상기 FIFO로부터 데이타를 판독할 수 있도록 해 주는 상기 고속 회로에 의해 조절된다.

일실시예에서, 상기 저속 회로는 복수의 카운터를 포함하고 있고, 이들 각각의 카운터는 상기 저속 회로에 의해 발생된 다른 제어 신호를 기초로 상기 고속 회로에 의해 조절되는 상기 FIFO용 판독 제어 신호를 발생한다.

일실시예에서, 상기 타이밍 논리 회로는 보다 비용이 저렴한 CMOS 기술을 사용하여 구현되는 반면에, 상기 타이밍 보간기는 보다 고가이고 보다 빠른 속도로 동작하는 BJT 기술을 사용하여 구현된다.

다른 실시예에서, 상기 타이밍 발생기는 아날로그 보간기의 실제 크기 출력을 기초로 상기 보간기에의 디지탈 입력을 조절하는 승산기를 포함하고 있다.

본 발명은 이하의 보다 상세한 설명과 첨부 도면을 참조함으로써 보다 잘 이해되게 된다.

본 발명은 도 1에 전반적으로 도시되어 있는 바와 같은 타이밍 발생기에 의해 달성된다. 본 발명에 따라 개선된 소자들이 도 3, 도 4 및 도 5에 도시되어 있다.

도 2에는 이러한 타이밍 발생기를 사용한 테스터에 의해 발생될 수 있는 신호의 타이밍도가 도시되어 있다. 이 타이밍도는 테스터 동작의 복수의 사이클로 분리되어 있다. 주기(T)를 가지고 있는 각각의 사이클이 도시되어 있다. 상기 시간(T)은 사용자에 의해 프로그래밍될 수 있으며, 그리고 종래에서와 같이 상기 테스터의 동작중에도 변동될 수도 있다. 하지만, 도 2에는 간단화를 위해, 일정한 길이를 가지고 있는 사이클이 도시되어 있다.

도 2에는 상기 타이밍 발생기에 의해 발생되는 여러가지 에지 신호가 도시되어 있다. EDGE 1은 각각의 테스터 사이클이 시작된 후에 일정하게 지연되어 발생된다. EDGE 2는 각각의 사이클이 시작된 후에 변동가능한 양만큼 지연된 에지의 일예이다. 하지만, 프로그래밍 지연은 EDGE 2의 연속 펄스가 적어도 하나의 테스터 사이클 만큼 간격을 유지할 수 있도록 되어 있다. 상기 EDGE 1 신호와 EDGE 2 신호는 종래 타이밍 발생기에 의해 발생될 수 있으며, 여기에서는 비교를 위해 도시되어 있다.

EDGE 3은 변동가능한 프로그래밍 지연을 또한 가지고 있는 신호이다. EDGE 2와는 대조적으로, EDGE 3의 일부 펄스는 테스터 사이클보다 짧은 양(H₁)만큼 간격을 유지하고 있다. CMOS 기술을 사용하는 종래 테스터는 이러한 신호를 발생할 수 있지만, H₁가 대략 10 nsec보다 큰 경우에만 발생할 수 있다. 10 nsec는 100 MHz로 동작하는 타이밍 논리 회로(112)(도 1)에 의해 발생될 수 있는 신호들간의 달성가능한 최소 간격이다. 후술되는 바와 같이, 본 발명에 따른 타이밍 발생기의 에지 신호들간의 상기 달성가능한 최소 간격은 보간기 회로(114)의 타이밍에 의해 유지되게 된다. 보간기 회로(114)가 보다 높은 주파수로 동작하면, H₁의 달성가능한 최소 시간은 보다 작아지게 된다. 본 명세서에서 설명되는 바와같이, 보간기 회로(114)는 200 MHz 클럭을 사용한다. 바람직한 실시예에서, H₁의 달성가능한 최소 시간은 5 nsec이다.

EDGE 4는 1 주기보다 휠씬 함께 인접한 간격을 가지고 둘 이상의 펄스로 이루어진 버스트(burst)를 발생할 수 있도록 지연된다. EDGE 4에서, 펄스는 상기 테스터의 1 사이클보다 긴 시간만큼 지연된다. 지연량(D1,D2,...,D6)은 연속적으로 감소되며, 이에따라 상기 발생되는 펄스들은 함께 인접한 간격을 유지하게 된다. H₁만큼 간격을 유지하고 있는 펄스들이 도시되어 있다. EDGE 3의 경우와 마찬가지로, H₁의 달성가능한 최소 시간은 보간기 회로(114)에 사용된 클럭 주파수에 의해 유지된다.

이제, 도 3을 참조하면, 본 발명에 따른 타이밍 논리 회로(112)(도 1)가 도시되어 있다. 도 3에는 하나의 채널에서 하나의 에지를 발생하는데 필요한 회로가 도시되어 있다. 복수개의 상기 회로가 하나의 테스터에 포함되어 있다.

바람직한 실시예에서, 타이밍 논리 회로(112)는 CMOS 게이트 어레이로서 구현된다. 상기 회로의 복수의 복제 회로가 상기 게이트 어레이에 포함되어 있을 수도 있다. 상기 CMOS 게이트 어레이는 100 MHz의 클럭으로 동작한다. 명료성을 위해, 타이밍 신호는 명확하게 도시되어 있지 않다. 마찬가지로, 디지탈 회로에 통상적으로 포함되어 있는 전원 접속 및 기타 다른 신호도 명확하게 도시되어 있지 않다.

타이밍 논리 회로(112)는 글로벌 타이밍 발생기(110)로부터 BOC 신호와 RESIDUE 신호를 수신한다. 상기 프로그래밍 지연은 메모리(302)에 저장되어 있으며, 그리고 상기 테스터의 기타 다른 부분(도시되어 있지 않음)으로부터의 주소 정보에 응답하여 검색된다. 포맷에 따라 달라지는 디스큐 지연은 디스큐 메모리(324)에 포함되어 있다. 상기 디스큐 값의 일부분을 나타내는 디지탈값이 디스큐 메모리(324)로부터 검색된다.

상기 프로그래밍 지연의 10개의 최하위비트, 상기 RESIDUE, 및 상기 디스큐 메모리(324)로부터의 값은 가산기(320)에서 더해진다. 바람직한 실시예에서, 가산기(320)의 출력의 최하위 비트는 10 psec의 시간 지연을 나타낸다. 이 값은 상기 타이밍 발생기의 에지 배치 정확도를 나타낸다.

가산기(320)의 출력의 두 최상위비트는 지연 메모리(302)로부터의 13개의 최상위비트와 연결된다. 결과적으로 얻어진 15 비트 디지탈 양은 디지탈 지연 회로(303)에 제공된다. 디지탈 지연(303)에의 입력의 최하위 비트는 10 nsec의 지연을 나타낸다. 이 지연값은 본 발명에서는 중요하지 않지만, 디지탈 지연 회로(303)에 인가된 클럭의 주기와 일치되면 바람직하다.

디지탈 지연 회로(303)는 이 디지탈 지연 회로(303)에의 디지탈 입력에 의해 특정된 시간이 경과된 후에 일치 신호를 발생한다. 후술되는 바와 같이, 있을 수 있는 두 일치 신호중 하나의 일치 신호가 각각의 디지탈 입력용으로 발생된다. 이들 두 신호는 MCHO와 MCH5이다. 이들 신호(MCHO,MCH5)중 하나의 신호만이 각각의 디지탈 입력용으로 공급되더라도, 연속적인 디지탈 입력은 어느 1 주기에서 상기 MCHO와 MCH5가 공급될 수 있도록 해 주는 값을 가지고 있을 수 있음을 인식해야 한다.

디지탈 지연 회로(303)는 카운터(306)로 이루어진 뱅크로 구현될 수 있다. 각각의 카운터는 디지탈 지연(303)에의 전체 15 비트 입력을 수신할 수 있다. 어느 카운터에 입력이 로드되는지는 선택 회로(304)에 의해 결정된다. 카운터(306)에는 라운드 로빈(round robin) 형식으로 연속 펄스에 대한 지연 정보가 로드된다.

선택 회로(304)는 상기 BOC 신호에 응답하여 연속 출력 라인상에 신호를 발생하는 상태 머신이다. 이러한 기능을 수행하는 회로의 일예는 링 카운터이다.

도 3에는 어느 개수, 즉 N개의 카운터가 도시되어 있다. 실제 개수는 본 발명에서는 중요하지 않지만, 본 바람직한 실시에에서는 6개가 사용된다. 6개의 카운터(306)는 6개의 테스터 사이클의 프로그래밍 지연이 동시에 트래킹될 수 있도록 해 준다. 본 바람직한 실시예에서, 이전의 사이클내의 특정된 펄스는 후속되는 사이클의 어느 펄스 이전에 발생되도록 프로그래밍되어야 한다. 이 요건에 의해 본 발명을 구현하는데 필요한 하드 웨어가 간단해진다.

각각의 카운터(306)는 자신과 접속되어 있는 1비트 레지스터(308)를 가지고 있다. 상기 레지스터(308)중 하나의 레지스터에는 두 최상위비트가 카운터(306)에 입력된 후에 잔류하는 가산기(320)의 출력의 다음 최상위비트가 로드된다. 이 비트는 디지탈 지연 회로(303)에 의해 카운트된 최소 간격의 절반과 동일한 시간 간격을 나타낸다. 여기서 제공된 예에서, 상기 비트의 값이 1이면, 이는 5 msec의 추가적인 지연을 나타낸다.

카운터(306)는 상기 지연 시간이 경과될 때까지 카운트를 행한다. 카운터(306)는 출력 펄스를 발생한다. 이 펄스는 AND 게이트(310,312)를 통해 전달된다. AND 게이트(310,312)는 레지스터(308)에 저장된 값을 자신들의 제2입력으로 수신한다. 레지스터(308)에 접속되어 있는 AND 게이트(310)에의 입력은 반전 입력을 가지고 있다. 따라서, 상기 카운터가 자신의 최종값에 도달하면, 상기 AND 게이트(310,312)중 하나의 AND 게이트만이 출력을 발생하게 된다.

카운터(306)측에 로드된 값은 필요한 지연을 나타내는 디지탈 값의 최상위비트이었다. 따라서, 카운터(306)가 자신의 최종값에 도달하면, 이는 펄스 동안의 특정 시간이 상기 펄스 이후의 어느 시간에 발생되게 되지만, 상기 특정 시간은 클럭 카운터(306)에 사용된 클럭의 주기보다 작음을 의미한다. 여기서, 카운터(306)는 100 MHz의 클럭으로 동작한다. 따라서, 카운터(306)가 그 출력을 발생하면, 이는 상기 펄스의 특정 시간이 때때로 다음 10 nsec내에 있음을 의미한다.

카운터(306)측으로 로드되지 않았던 상기 필요한 지연의 다음 최상위비트는 상기 간격의 절반에서 상기 특정 시간이 발생됨을 의미한다. 특히, 다음 최상위비트가 0이면, 카운터(306)가 그 출력을 발생한 후의 상기 특정 시간은 1 nsec와 5 nsec사이에 있다. 반대로, 다음 최상위비트가 1이면, 상기 특정 시간은 카운터(306)가 그 출력을 발생한 후에 5 nsec와 10 nsec사이에 있다.

상기 다음 최상위 비트는 레지스터(308)에 저장되어 있는 비트이다. 이 비트가 0이면, AND 게이트(310)는 카운터(306)가 그 출력을 발생할 때 출력을 발생한다. 상기 비트가 1이면, AND 게이트(312)는 출력을 발생한다. 따라서, AND 게이트(310)의 출력은 상기 에지 신호의 펄스의 특정 시간이 5 nsec내에 있음을 지시해 준다. AND 게이트(312)의 출력은 상기 에지 신호의 펄스의 특정 시간이 적어도 다른 5 nsec 동안은 발생되지 않음을 지시해 준다.

다른 경우에, 상기 에지 펄스의 특정 시간이 가산기(320)로부터의 하위 9비트에 의해 주어질 때까지 상기 AND 게이트(310) 또는 AND 게이트(312)가 출력을 발생한 후, 상기 시간의 양이 카운트되어야 한다. AND 게이트(310)의 출력이 하이로 되면, 이들 9비트는 AND 게이트(310)의 시간 출력으로부터 카운트되어야 하는 시간이 하이로 되었음을 나타낸다. AND 게이트(312)의 출력이 하이로 되면, 이들 9비트는 AND 게이트(312)의 출력이 하이로 된 후에 5 nsec부터 시작하여 카운트되어야 하는 시간을 나타낸다. 후술되는 바와같이, 이들 9비트는 AND 게이트(310) 또는 AND 게이트(312)의 출력이 하이로 된 후에 상기 필요한 지연을 도입하기 위해 저장 및 사용된다.

각각의 카운터(306)는 한 세트의 자신의 AND 게이트(310,312)에 접속되어 있다. 모든 AND 게이트(310)의 출력은 OR 게이트(314)에 함께 OR 접속되어 있다. 모든 AND 게이트(312)의 출력은 OR 게이트(316)에 함께 OR 접속되어 있다. OR 게이트(314)의 출력은 신호(MATCH0)이다. OR 게이트(316)의 출력은 MATCH5이다. MATCH5는, 상기 필요한 시간에 펄스를 발생하기 위해 상기 타이밍 발생기가 5 nsec 동안 대기한 후, 상기 특정 지연의 하위 9비트에 의해 지시된 지연을 카운트해야 함을 지시해 준다. MATCH0는, 상기 필요한 시간에 펄스를 발생하기 위해 상기 타이밍 발생기가 5 nsec 동안 대기하지 않고 상기 특정 지연의 하위 9비트에 의해 지시된 지연을 카운트함을 지시해 준다.

가산기(320)로부터의 상기 특정 지연의 하위 9비트는 보상 회로(321)측으로 전달되며, 이에 대해서는 도 5와 더불어 보다 상세히 설명한다.

이들 9비트는 RES 신호를 구성하고 있다. 이 신호는 선택적으로 디스큐 지연 회로(318)로 전달된다. 디스큐 메모리(324)는 드라이브 포맷에 따라 달라지는 디스큐 값에 의해 프로그래밍된다. 각각의 채널은 상기 드라이브 포맷에 관계없이 특정량의 디스큐 정정을 필요로 한다. 따라서, 디스큐 지연 회로(318)는 고정된 량의 지연을 추가하는 반면에, 디스큐 메모리는 변동가능한 지연을 추가한다. 물론, 이들 모든 지연은 디스큐 메모리(324)에 의해 추가될 수 있지만, 다수의 비트를 필요로 할 수도 있다. 디스큐 지연 회로(318)는 또한, 동일한 디스큐 지연을 포맷 데이타, 및 글로벌 타이밍 회로(110)(도 1)에 의해 발생된 상기 BOC 신호에 제공한다.

상기 지연된 9 비트는 RES' 신호를 구성하고 있다. RES'는 도 4에 도시되어 있는 보간기 회로(114)에 전달된다. 보간기 회로(114)는 ASIC과 같은 완전 주문형 IC로 구현되면 바람직하다.

보간기 회로(114)는 CLK_100로서 표기된 100 MHz 클럭에 의해 동작한다. 이 클럭은 타이밍 논리 회로(112)에 의해 사용된 클럭과 동일한 클럭이다. CLK_100은 위상 동기 루프(410)에 제공된다. 위상 동기 루프(410)는 200 MHz의 클럭과 800 MHz의 클럭을 발생하며, 이들 클럭은 각각 CLK_200과 CLK_800으로 표기되어 있다. 이들 3개의 클럭은 모두 동기되면 바람직하다.

CLK_100은 입력 레지스터(412,436)에 공급되며, 그리고 또한 기록 클럭을 FIFO(438)에 제공한다. 따라서, RES'가 보간기 회로(114)에 입력되면, 레지스터(436)는 상기 신호를 CLK_100에 동기시킨다. 레지스터(436)는 또한 상기 BOC' 신호와 FORMAT DATA'를 기록한다.

에지를 특정하기 위한 타이밍 정보는 각각의 테스터 사이클마다 하나씩 글로벌 타이밍 회로(110)에 의해 발생된다. 테스터 사이클은 본 바람직한 실시예에서는 100 MHz의 최대 속도로 발생될 수 있다. 하지만, 상기 테스터는 보다 느린 속도로 테스터 사이클을 발생할 수 있도록 프로그래밍될 수 있다. 따라서, CLK_100의 모든 사이클에 대해, RES'의 새로운 값이 존재할 수 있지만, 이 값은 반드시 존재할 필요는 없다. 글로벌 타이밍 발생 회로(110)가 각각의 사이클 동안에 BOC 펄스를 발생하면, 상기 회로는 새로운 타이밍 값을 발생할 때마다 BOC 신호를 발생한다. 이와같이, 상기 BOC' 신호는 RES'가 새로운 값을 취하게 되는 시점을 지시해 준다.

BOC'는 FIFO(438)의 기록 인에이블 입력에 접속되어 있다. 따라서, 새로운 데이타가 100 MHz의 최대 속도로 FIFO(438)에 공급되지만, 보다 느린 속도로 입력될 수도 있다. FIFO(438)에 공급된 데이타는 RES' 및 FORMAT DATA'이다.

본 바람직한 실시예에서, FIFO(438)는 8의 깊이를 가지고 있다. 이 깊이는 카운터(306)(도 3)의 개수에 따라 달라질 수 있다. 보다 많은 카운터가 사용되면, 보다 깊은 깊이가 필요하다.

상기 테스터의 각각의 사이클 동안에 타이밍 데이타가 발생되면, 최하위비트가 분리되어 FIFO(438)에 저장된다. 상기 타이밍 데이타의 최상위비트는 상기 카운터(306)(도 3)중 하나의 카운터에 저장된다. 앞서 설명한 바와 같이, 카운터(306)가 자신의 카운트의 끝부분에 도달하면, 이는 펄스가 발생되어야 함을 의미한다. FIFO(438)로부터의 판독은 상기 카운터(306)가 다음 펄스가 발생되어야 함을 지시해 줄 때 행해지도록 제어된다.

FIFO(438)의 판독 클럭은 CLOCK_200에 접속되어 있으며, 이에따라 200 MHz의 최대 속도로 또는 5 nsec정도로 작은 간격으로 펄스가 발생될 수 있다. 상기 카운터(306)가 다음 펄스가 발생되어야 함을 지시해 주더라도, FIFO(438)로부터의 판독만이 행해질 뿐이다. 이와같이, FIFO(438)의 판독 인에이블 입력은 다음 펄스가 발생되어야 함을 지시해 주는 신호(MATCH0,MATCH5)로부터 도출된다.

상기 신호(MATCH0',MATCH5')는 레지스터(412)에 의해 래치된다. 레지스터(412)는 보간기 회로(114)에 의해 사용된 100 MHz 클럭에 상기 신호들을 동기시키는 역할을 한다.

이때, 상기 두 신호는 200MHz 클럭의 적절한 에지에 동기된다. MATCH0'는 AND 게이트(432)의 하나의 입력에 인가된다. AND 게이트(432)의 출력은 레지스터(434)에 접속되어 있다. 레지스터(434)는 200 MHz 클럭에 의해 동작하며, 이에따라 레지스터(434)의 출력은 상기 200 MHz 클럭의 다음 펄스에 동기될 수 있다.

레지스터(421)의 출력이 100 MHz 클럭에 의해 제어되면, 상기 MATCHO' 신호가 공급될 마다, 레지스터(412)의 출력이 상기 200 MHz 클럭의 두 펄스 동안에 공급된다. 레지스터(434)의 출력이 상기 200 MHz 클럭의 두 사이클 동안에 공급되지 않도록 하기 위해서, 레지스터(434)의 출력이 반전되어, AND 게이트(432)의 제2입력에 인가된다. 따라서, 상기 MATCH0'가 레지스터(434)에서 하나의 출력을 발생하면, 제2출력 펄스는 MATCH0'가 다시 변동될 수 있을 때까지 방지된다.

MATCH5'는 또한 AND 게이트(432)와 레지스터(434)와 마찬가지로 구성된 AND 게이트(414)와 레지스터(416)에 인가된다. 이들 소자는 보간기 회로(114)에서 상기 MATCH5' 신호를 상기 200 MHz의 클럭에 동기시키는 역할을 하고, 그리고 MATCH5'가 공급될 때마다 하나의 펄스만이 발생될 수 있도록 해 주는 역할을 한다.

상기 MATCH0' 신호는 상기 RES'값이 그 발생에 대한 지연을 나타냄을 지시해 준다. 이와는 대조적으로, 상기 MATCH5' 신호는 상기 RES' 값이 그 발생 후 5 nsec 시간에 대한 지연을 나타냄을 지시해 준다. 따라서, 상기 MATCH5'는 5 nsec 지연될 때까지 타이밍 정보가 FIFO(438)로부터 판독되도록 해서는 안된다. 5 nsec 지연은 CLK_200의 1개 펄스와 동일하다. CLK_200의 1개 펄스의 지연을 제공하기 위해, 레지스터(416)의 출력은 CLK_200에 의해 또한 동작하는 또 다른 레지스터(418)측에 공급된다.

레지스터(418) 또는 레지스터(434)의 출력측의 펄스는 다음 에지 펄스를 발생해야 할 시간임을 지시해 준다. 이들 출력은 OR 게이트(420)에서 하나의 MATCH 신호와 조합된다. 상기 MATCH 신호는 FIFO(438)의 판독 인에이블 입력에 인가되며, 이에따라 다음 펄스 동안에 타이밍 조절, 즉 다음에 저장된 RES' 값을 출력할 수 있게 된다.

상기 다음 펄스 동안의 RES' 값이 레지스터(440)에 제공되는 반면에, 상기 MATCH 신호는 레지스터(422)에 제공된다. 이들 두 레지스터는 CLK_200으로 동작하며, 따라서 상기 MATCH 신호와 상기 RES' 값이 동기된다.

레지스터(422)의 출력은 레지스터(424)측으로 전달되며, 레지스터(44)의 출력은 레지스터(442)에 제공된다. 레지스터(424,442)는 CLK_800에 의해 동작하며, 따라서 1개의 펄스 동안의 타이밍 정보가 CLK_800에 동기된다.

레지스터(424)의 출력은 코스 지연 회로(426)에 신호 입력로서 제공된다. 상기 RES' 신호의 두 최상위 비트는 코스 지연 회로(426)에 제어 입력으로서 인가된다. 코스 지연 회로(426)는 상기 제어 입력에 의해 특정된 클럭 펄스의 개수만큼 상기 신호 입력을 지연시키는 디지탈 지연 회로이다. 이 클럭은 800 MHz로 구동되며, 이에따라 각각의 펄스는 1.25 ns가 된다. 코스 지연 회로(425)의 출력은 코스 지연에 의해 지연된 MATCH 신호이다.

코스 지연 회로(426)의 출력은 파인 지연 회로(428)에 인가된다. 파인 지연 회로(428)는 제어 입력으로서 상기 RES' 신호의 7개 최하위비트를 수신하는 아날로그 보간기이다. 파인 지연 회로(428)는 도 5와 더불어 상세히 도시되어 있다.

파인 지연 회로(428)의 출력은 1 쇼트(shot)(430)에 제공된다. 1 쇼트(430)의 출력은 포매터(116)(도 1)에 인가된 에지 신호이다. 필요한 입력 또는 출력 동작은 이 에지 신호에 응답하여 포매터(116)에 의해 수행된다.

FORMAT DATA'는 또한 상기 RES' 신호와 동일한 방법으로, 레지스터(436), FIFO(438), 레지스터(440), 및 레지스터(442)에 인가된다. 이들 스텝은 RES'에 의해 나타내어진 타이밍 데이타와 상기 FORMAT DATA'를 동기시킨다. 다음에, 상기 FORMAT DATA'는 레지스터(444)에 전달된다. 레지스터(444)는 파인 지연 회로(428)의 출력에 의해 동작한다. 따라서, 상기 FORMAT DATA'는 1 쇼트(430)가 펄스를 발생하여 포매터(116)측으로 보내면 레지스터(444)에 공급된다. 입/출력 사건을 개시시키는 펄스와 그 사건용 포맷과 데이타는 함께 포매터(116)에 도달한다. 이 방법으로, 정확한 입력 또는 출력 사건이 정확한 프로그래밍 시간에 발생된다.

이제, 도 5를 참조하면, 파인 지연 회로(428)의 세부 구성이 도시되어 있다. 간단화를 위해, 조절 회로(321)가 또한 도시되어 있지만, 지연을 조절하는 회로단은 없다.

파인 지연 회로(428)는 아날로그 보간기이다. 이 회로는 비교기(512)를 포함하고 있다. 비교기(512)의 하나의 입력은 디지탈/아날로그 변환기(DAC)(514)에 접속되어 있다. DAC(514)에의 입력은 이들이 정정 회로(321)에 의해 정정된 후에 발생되는 상기 레지듀 신호의 7개 최하위비트이다.

비교기(512)의 제2입력은 램프 발생기(510)에 접속되어 있다. 램프 발생기(510)는 상기 INPUT 단자의 펄스에 응답하여, 어느 실제 크기 전압을 기준 전압으로 직선적으로 감소시키는 출력 전압을 발생할 수 있도록 설계되어 있다. 상기 기준 전압은 DAC(514)가 최대 입력을 수신할 때의 이 DAC(514)의 출력이다. 상기 실제 크기 전압은 DAC(514)가 최대 입력을 수신할 때의 DAC(514)의 출력이다. 실제적으로, 상기 실제 크기 및 기준값은 상기 램프의 선형 부분의 시작과 끝을 나타낼 수 있도록 전체 범위에 걸쳐서 상기 램프가 선형이 되도록 하는 것은 불가능하다. 상기 펄스가 상기 램프의 시작을 트리거시킨 후의 어느 시간에 상기 실제 크기 값이 발생될 수 있을 정도로, 상기 지연은 공지된 디스큐 기술의 사용을 위해 보상되는 채널과 관련된 지연을 나타낸다.

동작시에, DAC(514)는 상기 레지듀 신호의 크기에 비례하는 어느 전압을 출력하게 된다. 이 전압은 트리거 전압으로 작용한다. 비교기(512)는 램프 발생기의 출력이 일단 상기 트리거 전압을 초과하면 출력 신호를 발생한다. 상기 램프가 상기 트리거 전압을 초과하는데 걸린 시간의 양은 상기 레지듀 신호의 크기에 정비례한다. 따라서, 상기 지연은 상기 레지듀 신호의 크기에 비례한다.

본 바람직한 실시예에서, 하나의 최하위 비트에 의해 상기 레지듀 신호를 증가시키면, 9.76 psec(간단히, 10 psec라고도 함)만큼 상기 지연을 증가시켜야 한다. 이 관계를 유지하기 위해서는, 상기 램프는 2^N*9.76 psec, 즉 1.25 nsec와 동일한 시간에 DAC(514)로부터의 실제 크기와 DAC(514)의 제로값이 동일해지도록 해 주는 값에서부터 감소되어야 한다. 여기에서, N은 DAC(514)에의 입력에 7비트가 존재하기 하므로 7이다.

도 5에는 전압 램프 발생기(510)와 DAC(514)의 출력간에 적절한 관계를 보장해 주는 바람직한 방법이 도시되어 있다. 도 5에서, 램프 발생기(510)는 상기 램프가 1.25 nsec에서 DAC(514)의 실제 크기 전압보다 약간 작은 값만큼 감소될 수 있도록 설계되어 있다. DAC(514)의 실제 크기 전압에 대한 1.25 nsec에서의 실제 감소의 비가 산출된다. 이 비는 조절 레지스터(326)에 저장된다.

조절 레지스터(326)에 저장된 값은 상기 테스터에 외부 기기를 접속함으로써 결정될 수도 있다. 또한, 상기 값은 상기 테스터내에 자체적으로 포함되어 있는 측정에 의해 결정될 수도 있다. 상기 테스터는 자신의 채널중 어느 하나의 채널의 신호의 값이 특정 시간의 기대치를 가지고 있는지를 결정할 수 있도록 프로그래밍되도록 설계되어 있다. 또한, 상기 테스터는 특정 시간에 특정값을 발생할 수 있도록 프로그래밍되어 있다. 조절 레지스터(326)의 값을 결정하기 위해, 하나의 채널은 수신 채널로서 사용되고, 하나의 채널은 구동 채널로서 사용된다. 이들 두 채널은 상기 구동 채널의 신호가 상기 수신 채널측으로 전달될 수 있도록 함께 접속되어 있다.

상기 구동 채널은 자신의 에지중 하나의 에지에 동기된 값의 테스트 패턴을 출력하며, 이때 상기 에지를 구동 에지라고 한다. 상기 수신 채널은 에지에 동기된 시간에 상기 수신값과 상기 패턴을 비교하며, 이때 이 에지를 수신 에지라고 한다. 상기 구동 에지와 수신 에지는 반드시 일치할 필요가 없으므로, 때때로 상기 수신 채널의 값은 상기 패턴의 기대치와 일치하지 않게 된다. 상기 테스터는 불일치하면 고장으로서 해석하며, 그리고 상기 테스터는 고장을 검출 및 카운트할 수 있도록 설계되어 있다.

상기 구동 에지와 상기 수신 에지의 타이밍은 앞서 설명한 바와 같이 프로그래밍될 수도 있다. 상기 구동 에지의 시간은 10 nsec가 되도록 프로그래밍된다. 이 지연은 DAC(514)에 입력된 RESIDUE LSB(도 5)가 제로로 되는 것이 필요하므로 선택된다. 다음에, 상기 수신 에지의 타이밍은 상기 패턴의 값중 대략 절반이 고장을 일으킬 때까지 조절된다. 상기 수신 에지의 상기 타이밍은 상기 구동 에지에 대한 조절값을 결정하는 동안에는 변동되지 않는다.

이때, 상기 구동 에지 지연은 10 nsec에서 9.76 psec를 뺀 값으로 설정된다. 이 값은 DAC(514)에 입력된 RESIDUE LSB(도 5)가 실제 크기될 것을 요구하므로 선택되지만, 10 nsec 지연이 프로그래밍될 때와 사실상 동일한 시간 지연을 발생해야 한다. 이 타이밍 설정으로, 상기 테스트 패턴이 반복된다. 조절 레지스터(236)의 상기 값은 상기 입력값의 대략 절반이 고장을 일으킬 때까지 변동된다.

수신 에지는 반대의 절차에 의해 교정될 수 있다: 먼저, 상기 구동 에지의 위치를 고정시킨 후에, 상기 수신 에지를 조절한다. 이 방법으로, 에지의 조절값은 한 번에 한쌍의 에지마다 결정될 수 있다.

동작시에, 각각의 세트의 레지듀 값은 조절 레지스터(326)의 값과 곱해진다. 이 곱은 DAC(514)의 실제 크기 값을 효과적으로 감소시키며, 이에따라 DAC(514)의 출력과 램프 발생기(510)의 출력 사이에 원하는 관계를 제공하기 위해 상기 램프는 1.25 nsec의 유효 실제 크기 값만큼 감소된다. 상기 조절은 디지탈값을 처리함으로써 전적으로 행해진다. 램프 발생기(510)의 아날로그 회로에 대해 또는 DAC(514)의 기준 전압을 발생하는 아날로그 회로에 대해 조절을 행할 필요는 없다.

본 발명의 일실시예에 대해 설명하였지만, 수많은 변형예가 구성될 수도 있다. 먼저, 위에서 주어진 클럭 주파수와 각종 신호의 비트수는 예시를 위한 것임을 유의해야 한다. 당업자는 상이한 주파수 클럭으로 또는 상이한 비트수를 가지고 있는 신호로 회로를 설계할 수 있다.

또한, 도 3은 레지스터(308)가 1비트 값을 가지고 있음을 보여 주고 있다. 1 비트는 보간기 회로(114)의 클럭 속도가 타이밍 논리 회로(112)의 클럭 속도의 2배 속도일 때 두 일치 신호중 하나의 일치 신호를 발생하는데 사용된다. 보다 일반적인 경우에는, 카운터(306)의 클럭 속도에 대한 보간기 회로(114)의 클럭 속도의 비가 2ⁿ으로 표현될 수도 있다. 이때, 레지스터(308)는 n비트를 저장해야 하고, 그리고 2ⁿ일치 신호가 발생된다. 실제적으로, AND 게이트(310,312)는 카운터(306)의 출력에 의해 인에이블되는 1비트 디코더로서 동작한다. 보다 일반적인 경우에서는, 출력 인에이블을 가지고 있는 N비트 디코더가 사용되게 된다.

또한, 복수의 다운 카운터(306)로 구현된 지연 회로(303)가 도시되어 있다. 각각의 카운터에 접속되어 있는 하나 이상의 동일한 회로를 가지고 있는 업 카운터에 의해서 동일한 효과가 얻어질 수 있다. 이때, 상기 카운트값은 상기 동일 회로측으로 로드되고, 그리고 상기 카운트값은 상기 카운터가 이 값을 카운트할 때 출력 펄스를 발생하게 된다. 이러한 배열은, 상기 카운터에 의해 타이밍이 행해지는 모든 사건이 동일한 시작점을 기준으로 하는 한, 하나의 카운터가 복수의 사건에 대해 타이밍을 행할 수 있도록 해 주는 이점을 제공한다. 예컨대, 하나의 채널에 복수의 에지가 존재하면, 1주기 동안의 모든 에지 신호가 동일한 카운터에 의해 타이밍이 행해질 수 있다.

또한, FORMAT DATA'가 FIFO(438)에 저장되어 있음이 도시되어 있다. 이러한 배열은 선택적이다. 포맷 데이타는 도 1에 도시된 바와 같이 포맷 회로(116)측으로 직접 전달될 수 있다. 이 경우에, 보간기(114)로부터의 에지와 상기 포맷 데이타를 관련시키기 위해서는 상기 테스터를 설계할 때에 주의를 해야 한다.

또한, 램프 발생기(510)는 값이 감소하는 램프를 발생함을 설명하였다. 타이밍 보간기에는 통상적으로 감소되는 램프가 사용되지만, 증가하는 램프도 마찬가지로 사용될 수 있다.

디지탈 회로에서 일반적으로 찾아 볼 수 있는 각종 특징이 포함되어 있을 수도 있다. 예컨대, 다수의 테스터 사이클 동안에, 다수의 에지는 액티브되지 않게 된다. 인에이블 신호가 본 명세서에서 공개된 회로내에 포함될 수도 있으며, 이에따라 에지가 인엑티브인 때에는 동작이 이루어지지 않는다.

또 다른 예로서, 도 4는 연속 에지 펄스에 관한 타이밍 펄스를 저장하는데 FIFO가 사용됨을 보여 주고 있다. 이 종류의 저장 수단은 상기 타이밍 값이 인가되는 순서로 판독될 것을 필요로 한다. 이 요건은, 이전 주기에서 펄스가 특정된 후에 후속되는 주기에서 특정된 펄스가 항상 발생될 수 있도록, 사용자는 연속 주기에서 에지 신호의 연속 펄스를 프로그래밍해 주어야 함을 내포하고 있다. 하지만, 상기 레지듀 정보가 랜덤하게 액세스될 수 있는 메모리 구조에 저장되고 그리고 각각의 카운터(306)가 하나의 위치에 관련되어 있는 경우에는, 펄스가 특정되는 주기동안인지의 여부에 관계없이 임의의 시간에 상기 에지 신호의 펄스들이 발생할 수 있도록 할 수 있다.

또한, 보간기 회로(428)를 교정하는데 조절 레지스터(326)와 승산기(322)가 사용됨을 도 5에서 알 수 있다. 종래 교정 기술이 사용될 수도 있다.

본 발명은 고속 타이밍 발생기를 제조하는데 사용되는 기타 다른 기술과 더불어 사용될 수도 있다. 예컨대, 파이프 라인 처리가 표준 설계 기술에 따라 사용될 수 있다. 또한, 상기 파이프 라인 처리는 보다 높은 데이타 속도에서의 동작을 제공하기 위해 채널들이 인터리브된 테스트터의 일부분으로서 사용될 수도 있다.

또한, 모든 채널이 동일한 로컬 타이밍 발생기를 가지고 있을 것을 제안하고 있다. 이러한 배열은 필수적인 것이 아니다. 본 발명에 따른 타이밍 발생기를 가지고 있는 어느 고속 채널을 가지고 있는 테스터를 구성하는 것이 바람직할 수도 있다. 또한, 모든 채널은 본 발명에 따른 타이밍 발생기를 사용할 수도 있지만, 일부 채널에서 FIFO의 깊이와 카운터(306)의 개수가 증가될 수 있다. 이들 채널은 매우 높은 주파수 신호들로 이루어진 긴 버스트를 발생하는데 사용될 수 있다.

또한, 타이밍 논리 회로(112)는 CMOS 게이트 어레이로서 구현되었음을 설명하였다. CMOS는 저렴한 비용 때문에 바람직하지만, 기타 다른 기술이 사용될 수도 있다. 예컨대, 실리콘 바이폴라, 즉 GaAs 기술 또는 BiCMOS 기술이 사용될 수 있다.

또한, 여러번 증가된 지연이 여러 회로단의 타이밍 신호에 부가되었음을 설명하였다. 회로단의 개수외에, 각각의 회로단에 부가된 지연의 양은 변동될 수 있다.

그러므로, 본 발명은 첨부된 청구의 범위의 취지와 범위에 의해서만 한정되어야 함을 알 수 있다.

Claims

자동 테스트 장치에 있어서,

a) 복수의 펄스를 발생하는 수단으로서, 이들 각각의 펄스는 상기 자동 테스트 장치의 1 동작 사이클을 지시하고, 그리고 선택된 펄스에 대해 디지탈 값이 그 펄스와 관련된 지연을 특정하는 수단;

b) 펄스를 발생하는 상기 수단에 접속되어, 상기 선택된 펄스와 관련된 지연의 제1부분이 경과된 후에 상기 선택된 펄스와 관련된 출력 신호를 발생하는 수단;

c) 선택된 연속 사이클과 관련된 복수의 디지탈 값을 저장하는 수단으로서, 상기 신호가 상기 사이클 동안의 펄스와 관련된 지연의 제2부분을 나타내는 수단; 및

d) 상기 출력 신호의 발생시에 상기 저장하는 수단으로부터 상기 디지탈 값을 검색하고, 그리고 상기 지연의 제2부분이 경과된 후에, 지연된 출력 신호를 발생하는 수단을 구비하고 있는 것을 특징으로 하는 자동 테스트 장치.
제1항에 있어서, 상기 저장하는 수단은 FIFO 메모리를 구비하고 있는 것을 특징으로 하는 자동 테스트 장치.
제2항에 있어서,

a) 상기 FIFO는 기록 제어와 판독 제어를 가지고 있고;

b) 상기 FIFO의 기록 제어는 복수의 펄스를 발생하는 상기 수단에 접속되어 있으며;

c) 상기 FIFO의 판독 제어는 출력 신호를 발생하는 상기 수단에 접속되어 있는 것을 특징으로 하는 자동 테스트 장치.
제3항에 있어서,

a) 각각의 선택된 펄스와 관련된 상기 지연은 상기 제1 및 제2부분과는 별개인 제3부분을 가지고 있고;

b) 출력 신호를 발생하는 상기 수단은 상기 지연의 상기 제3부분의 값을 기초로 복수의 출력 신호중 하나의 출력 신호를 발생하며;

c) 상기 복수의 출력 신호의 각각은 상기 FIFO의 판독 제어에 접속되기 전에 상기 지연의 상기 제3부분의 값에 비례하는 양만큼 지연되는 것을 특징으로 하는 자동 테스트 장치.
제1항에 있어서,

a) 복수의 펄스를 발생하는 상기 수단은 제1값의 최소시간차를 가지고 있는 펄스를 발생하며;

b) 상기 검색하는 수단은 상기 제1값보다 작은 제2값의 최소시간차를 가지고 있는 연속 디지탈값을 검색하는 것을 특징으로 하는 자동 테스트 장치.
제5항에 있어서, 상기 제2값은 상기 제1값의 1/2인 것을 특징으로 하는 자동 테스트 장치.
제6항에 있어서, 상기 제1값은 10 나노초인 것을 특징으로 하는 자동 테스트 장치.
제5항에 있어서, 복수의 펄스를 발생하는 상기 수단은 CMOS 기술로 구현된 디지탈 논리 회로인 것을 특징으로 하는 자동 테스트 장치.
제8항에 있어서, 상기 저장하는 수단과 상기 검색하는 수단은 100 MHz를 초과하는 최대 데이타 속도를 가지고 있는 기술로 구현된 디지탈 논리 회로인 것을 특징으로 하는 자동 테스트 장치.
제9항에 있어서, 상기 저장하는 수단과 상기 검색하는 수단은 바이폴라 기술로 구현된 디지탈 논리 회로인 것을 특징으로 하는 자동 테스트 장치.
자동 테스트 장치를 동작시키는 방법에 있어서,

a) 테스터 동작의 복수의 사이클 동안에 시간 지연 정보를 발생하는 단계;

b) 상기 지연 정보를, 코스 지연, 파인 지연, 및 타이밍 조절 지연을 포함하고 있는 적어도 3개의 부분으로 분할하는 단계로서, 상기 코스 지연이 제1주파수로 동작하는 클럭의 정수 개의 주기를 나타내는 단계;

c) 상기 코스 지연과 동일한 시간 주기동안에 각각의 사이클에 대한 파인 지연 정보를 저장하는 단계;

d) 상기 제1주파수보다 높은 제2주파수로 동작하는 클럭과 동기된 파인 지연 정보를 검색하는 단계로서, 상기 파인 지연 정보의 검색이 행해지는 제2클럭의 사이클을 선택하는데에 상기 타이밍 조절 지연을 이용하는 단계를 포함하고 있는 단계; 및

e) 상기 파인 지연 정보를 기초로 타이밍 신호를 발생하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 저장하는 단계는 하나의 사이클에 대한 파인 지연 정보를 저장하는 단계를 포함하고 있고, 이전의 사이클에 대한 시간 지연 정보는 이미 저장되어 있는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 발생된 타이밍 신호는 상기 제1클럭 주파수보다 높은 주파수를 가지고 있는 펄스들로 이루어진 버스트를 포함하고 있는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 발생된 타이밍 신호는 테스터 동작의 사이클보다 좁은 간격을 가지고 있는 펄스들로 이루어진 버스트를 포함하고 있는 것을 특징으로 하는 방법.
각각의 채널에서 복수의 타이밍 에지 신호를 발생할 수 있는 복수의 채널을 가지고 있는 테스터에 있어서,

a) 출력을 가지고 있는 글로벌 타이밍 회로;

b) 로컬 타이밍 회로를 각각 가지고 있는 복수의 채널로서, 각각의 채널내의 상기 로컬 타이밍 회로가 복수의 에지 타이밍 회로를 가지고 있는 복수의 채널을 구비하고 있으며,

각각의 에지 타이밍 회로는 ⅰ) 타이밍 지연을 나타내는 복수의 비트를 가지고 있는 디지탈 신호를 수신하는 디지탈 입력;

ⅱ) 상기 디지탈 입력의 최상위비트에 접속되어 있는 입력을 각각 가지고 있는 복수의 카운터로서, 독립된 로드 인에이블 입력을 각각 가지고 있고, 독립된 출력을 각각 가지고 있는 복수의 카운터;

ⅲ) 상기 카운터중 하나의 카운터에 각각 접속되어 있는 복수의 레지스터로서, 해당 카운터의 로드 인에이블 입력에 접속되어 있는 로드 인에이블 입력을 각각 가지고 있고, 그리고 상기 디지탈 입력의 선택된 비트에 접속되어 있는 입력을 각각 가지고 있는 복수의 레지스터;

ⅳ) 상기 카운터중 하나의 카운터에 각각 접속되어 있는 복수의 디코더 회로로서, 레지스터의 출력에 접속되어 있는 데이타 입력과 해당 카운터의 출력에 접속되어 있는 출력 인에이블 입력을 각각 가지고 있는 복수의 디코더;

ⅴ) 각각의 상기 디코더의 출력을 입력으로서 각각 가지고 있고, 그리고 출력을 각각 가지고 있는 복수의 조합 논리 회로;

ⅵ) 복수의 입력과 하나의 출력을 가지고 있는 제2조합 논리 회로;

ⅶ) 상기 복수의 조합 논리 회로의 출력과 상기 제2조합 논리 회로의 입력사이에 있고, 상이한 지연을 각각 가지고 있는 복수의 신호 경로;

ⅷ) 상기 디지탈 입력의 최하위부분에 접속되어 있는 입력, 상기 글로벌 타이밍 회로의 출력에 접속되어 있는 기록 인에이블 입력, 및 상기 제2조합 논리 회로의 출력에 접속되어 있는 판독 인에이블 입력을 가지고 있고, 또한 출력을 가지고 있는 FIFO; 및

ⅸ) 상기 제2조합 논리 회로의 출력에 접속되어 있는 신호 입력, 상기 FIFO의 출력에 접속되어 있는 제어 입력을 가지고 있고, 또한 타이밍 에지 신호를 나타내는 출력을 가지고 있는 프로그래밍 가능 지연 소자를 구비하고 있는 것을 특징으로 하는 테스터.
제15항에 있어서, 상기 FIFO는 판독 클럭과 기록 클럭을 더 포함하고 있고, 상기 판독 클럭은 상기 기록 클럭의 주파수의 적어도 2배인 주파수를 가지고 있는 것을 특징으로 하는 타이밍 발생기.
제16항에 있어서, 상기 기록 클럭은 60 MHz를 초과하는 것을 특징으로 하는 타이밍 발생기.
제15항에 있어서, 상기 복수의 카운터는 적어도 4개를 구비하고 있는 것을 특징으로 하는 타이밍 발생기.
제18항에 있어서, 상기 FIFO는 적어도 6의 깊이를 가지고 있는 FIFO를 구비하고 있는 것을 특징으로 하는 타이밍 발생기.
제15항에 있어서, 상기 프로그래밍 가능 지연 소자는 아날로그 보간기와 직렬로 접속되어 있는 디지탈 지연 회로를 구비하고 있는 것을 특징으로 하는 타이밍 발생기.
디지탈 타이밍 신호에 의해 특정된 양만큼 기준 시간에 대해 지연된 타이밍 신호를 발생하는 종류의 프로그래밍 가능 타이밍 발생기에 있어서,

a) 적어도 두 입력과 하나의 출력을 가지고 있는 아날로그 비교기;

b) 상기 아날로그 비교기의 제1입력에 접속되어 있는 출력을 가지고 있는 램프 발생기;

c) 상기 아날로그 비교기의 제2입력에 접속되어 있는 출력, 및 디지탈 입력을 가지고 있는 디지탈/아날로그 변환기;

d) 상기 디지탈/아날로그 비교기의 디지탈 입력에 접속되어 있는 출력, 및 적어도 두 입력을 가지고 있는 디지탈 승산기로서, 제1입력이 디지탈 타이밍 신호의 비트들중 적어도 일부에 접속되어 있는 디지탈 승산기; 및

e) 상기 디지탈 승산기의 제2입력에 접속되어 있는 레지스터를 구비하고 있는 것을 특징으로 하는 프로그래밍 가능 타이밍 발생기.
입력 디지탈 워드에 의해 제어된 주기를 가지고 있는 타이밍 신호를 발생하는 프로그래밍 가능 타이밍 발생기를 가지고 있는 종류의 자동 테스트 장치를 동작시키는 방법에 있어서,

a) 상기 타이밍 발생기에 의해 발생된 타이밍 신호와 동기된 소정의 데이타값을 가지고 있는 신호를 발생하는 단계;

b) 제2타이밍 신호와 동기된 소정의 데이타값을 가지고 있는 제2신호와 상기 발생된 신호를 비교하는 단계;

c) 상기 비교를 기초로 타이밍 정정 값을 산출하는 단계; 및

d) 후속되는 입력 디지탈 워드의 비트들중 적어도 일부와 상기 타이밍 정정 값을 곱하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
제22항에 있어서, 상기 비트들중 일부는 상기 입력 디지탈 워드의 하위 비트로 구성되어 있는 것을 특징으로 하는 방법.
제23항에 있어서, 상기 타이밍 발생기에 의해 발생된 타이밍 신호는 상기 테스터의 하나의 채널에서 발생되고, 상기 제2신호는 상기 테스터의 제2신호 채널내에서 발생되는 것을 특징으로 하는 방법.