JPH04211164A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04211164A JPH04211164A JP3021998A JP2199891A JPH04211164A JP H04211164 A JPH04211164 A JP H04211164A JP 3021998 A JP3021998 A JP 3021998A JP 2199891 A JP2199891 A JP 2199891A JP H04211164 A JPH04211164 A JP H04211164A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１つのトランジスタと１つのスタックド型の電荷蓄
積用キャパシタからなるメモリセルを有するＤＲＡＭに
おける電荷蓄積用キャパシタの電荷蓄積電極の形状およ
び配列構造に関する。 ［０００２］
特に１つのトランジスタと１つのスタックド型の電荷蓄
積用キャパシタからなるメモリセルを有するＤＲＡＭに
おける電荷蓄積用キャパシタの電荷蓄積電極の形状およ
び配列構造に関する。 ［０００２］
【従来の技術ＩＤＲＡＭは、情報を電荷蓄積用キャパシ
タ中に電荷として蓄積する。ＤＲＡＭの安定動作および
記憶保持時間の観点から、電荷蓄積用キャパシタの容量
はできうる限り大きくすることが望ましい。一方、ＤＲ
ＡＭを高集積化するために、メモリセルは小型化される
。それに伴ない、電荷蓄積用キャパシタに許容される平
面射影面積も小さくなる。平面射影面積はメモリセルの
セルサイズよりも小さい。この矛盾を解決するため、１
つのトランジスタと１つの電荷蓄積用キャパシタを有す
るＤＲＡＭにおける電荷蓄積用キャパシタの構造は、プ
レーナ型からトレンチ型が採用され、さらにスタックド
型が採用されるようになった。トレンチ型の電荷蓄積用
キャパシタでは、トレンチの深さが深くなることにより
電荷蓄積用キャパシタの側面の面積が増大し、電荷蓄積
用キャパシタの容量が大きくなっている。一方、スタッ
クド型の電荷蓄積用キャパシタでは、スタックド型の電
荷蓄積用キャパシタの電荷蓄積電極の高さが高くなるこ
とにより電荷蓄積用キャパシタの側面の面積が増大し、
電荷蓄積用キャパシタの容量が大きくなっている。 最新のスタックド型の電荷蓄積用キャパシタでは、フィ
ン構造（トレンチ型では採用することが不可能であった
）の電荷蓄積電極を採用することにより、さらに容量の
増大が計られている。フィン構造のような特定の構造を
無視するならば、電荷蓄積用キャパシタの容量は電荷蓄
積電極の上面および側面の表面積により決定する。 ［０００３］最近のスタックド型のＤＲＡＭにおける最
も稠密な例が、アイ・イー・デイ−・エム テクニカル
ダイジェスト １９８８年、５９６〜５９９ページ（Ｉ
ＥＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ ｐｐ５９６−５
９９．１９８８）に報告されている。この報告について
、図２０２図２１を参照して説明する。図２０は略平面
図２図２１は図２０における折線ＡＢでの略断面図であ
る。この報告では、トランジスタ、活性領域、ビット線
、ワード線、ビットコンタクト孔、およびノードコンタ
クト孔等の寸法、形状、配列は示されているが、スタッ
クド型の電荷蓄積用キャパシタの電荷蓄積電極の寸法、
形状、配列は、明示されていない。 ［０００４］Ｐ型シリコン基板１１２の表面にはビット
線１０５ ａ、 １０５ ｂ、 １０５ ｃ、
１０５ ｄ、 ワード線１０４ａ、１０４ｂ、１０４ｃ
、１０４ｄが形成され、Ｘ軸と平行な方向を有するワー
ド線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および
Ｘ軸と直交してＹ軸と平行な方向を有するビット線１０
５ａ、１０５ｂ、１０５ｃ、１０５ｄはマトリックス形
状を形成している。このようなりＲＡＭにおいて、１つ
のメモリセルが占有する領域は、例えばメモリセル１０
１のようになる。この場合のセルサイズは、ワード線の
ピッチ幅Ｐｗ （ワード線の線幅＋ワード線の間隔）
の２倍とビット線のピッチ幅ＰＢ （ビット線の線幅
子ビット線の間隔）の積２Ｐｗ・Ｐｓ となる。 ［０００５］Ｐ型シリコン基板１１２表面には活性領域
が形成されている。活性領域がある部分でのシリコン基
板１１２表面には薄い絶縁膜１１３が形成され、活性領
域のない部分のシリコン基板１１２表面には厚い絶縁膜
１１３が形成されている。また、ワード線、ビット線の
表面は、絶縁膜１１３により覆われている。 ［０００６］例えば活性領域１０９ｂｂｃは、ビット線
１０５ａとビット線１０５ｂとワード線１０４ｃとワー
ド線１０４ｄとにより囲まれた領域と、ビット線１０５
ｂビツト線１０５ｃとワード線１０４ａとワード線１０
４ｂとにより囲まれた領域と、およびこの間を結ぶ領域
に形成されている。活性領域１０９ｂｂｃには、ワード
線１０４ｂおよびワード線１０４ｃに対して自己整合的
なＮ 型の拡散領域が設けられている。活性領域１０９
ｂｂｃにおけるビット線１０５ａとビット線１０５ｂと
ワード線１０４ｃとワード線１０４ｄとにより囲まれた
Ｎ 型の拡散領域は（ｂ、 ｃ）ビット用のノード拡散
領域１０７ｂｃとなる。また、活性領域１０９ｂｂｃに
おけるワード線１０４ｂとワード線１０４ｃとの間のＮ
型の拡散領域は（ｂ、 ｂ）ビット並びに（ｂ、 ｃ）
ビット用のビット拡散領域１０６ｂｂｃとなる。また、
活性領域１０９ｂｂｃにおけるビット線１０５ｂビツト
線１０５ｃとワード線１０４ａとワード線１０４ｂとに
より囲まれたＮ 型の拡散領域は（ｂ、 ｂ）ビット用
のノード拡散領域１０７ｂｂとなる。 ［０００７１ノード拡散領域１０７ｂｃ、ビット拡散領
域１０６ｂｂｃ、およびワード線１０４ｃから、（ｂ。 Ｃ）ビット用のトランジスタが構成されている。同様に
、ノード拡散領域１０７ｂｂ、ビット拡散領域１０６ｂ
ｂｃ、およびワード線１０４ｂから、 （ｂ、 ｂ）ビ
ット用のトランジスタが構成されている。活性領域１０
９ｄｂｃは、活性領域１０９ｂｂｃと同様に、（ｄ、
ｃ）ビット用、および（ｄ、 ｂ）ビット用のトラン
ジスタの拡散領域となっている。 【０００８】ビット拡散領域１０６ｂｂｃには、ビット
線１０５ｂと接続するビットコンタクト孔１０８ｂｂｃ
が設けられている。同様に、活性領域１０９ｄｂｃにお
けるビット拡散領域には、ビット線１０５ｄと接続する
ビットコンタクト孔１０８ｄｂｃが設けられている。ノ
ード拡散領域１０７ｂｃ、１０７ｂｂには、（ｂ。 ｃ）、 （ｂ、 ｂ）ビットの電荷蓄積用キャパシタ
の電荷蓄積電極１０３ｂｃ、１０３ｂｂと接続するノー
ドコンタクト孔１０２ｂｃ、１０２ｂｂが設けられてい
る。同様に、活性領域１０９ｄｂｃにおけるノート拡散
領域には、 （ｄ、 ｂ） 、 （ｄ、 ｃ）ビッ
トの電荷蓄積用キャパシタの電荷蓄積電極１０３ｄｂ、
１０３ｄｃと接続するノートコンタクト孔１０２ｄｂ、
１０２ｄｃが設けられている。電荷蓄積電極１０３ａａ
、１０３ｃａ、１０３ｃｄ、１０３ｅｄもそれぞれのノ
ートコンタクト孔を介してそれぞれのノート拡散領域に
接続している。 ［０００９］なお、上述の報告には電荷蓄積電極の形状
は明記されていない。従来のＤＲＡＭからの推察により
、図示したような形状をなすとして、議論を進める。 これらの電荷蓄積用キャパシタの電荷蓄積電極の上面の
シリコン基板表面への射影形状は矩形をなし、長辺はビ
ット線（Ｙ軸）と平行であり、短辺はワード線（Ｙ軸）
と平行である。 ［００１０１スタックド型ＤＲＡＭにおける電荷蓄積用
キャパシタの容量は、電荷蓄積電極とセルプレート電極
１１１とこれらの間に挟まれる容量絶縁膜１１０とによ
り構成される。また、この電荷蓄積用キャパシタの容量
値は、容量絶縁膜１１０の誘電率と膜厚、および２つの
電極の対向面積とにより決定される。使用する容量絶縁
膜およびその膜厚が決まれば、このキャパシタの容量値
の増大はこれら２つの電極の対向面積をいかに大きくす
るかに依存することになる。この対向面積は電荷蓄積電
極の表面積に等しい。 ［００１１１
タ中に電荷として蓄積する。ＤＲＡＭの安定動作および
記憶保持時間の観点から、電荷蓄積用キャパシタの容量
はできうる限り大きくすることが望ましい。一方、ＤＲ
ＡＭを高集積化するために、メモリセルは小型化される
。それに伴ない、電荷蓄積用キャパシタに許容される平
面射影面積も小さくなる。平面射影面積はメモリセルの
セルサイズよりも小さい。この矛盾を解決するため、１
つのトランジスタと１つの電荷蓄積用キャパシタを有す
るＤＲＡＭにおける電荷蓄積用キャパシタの構造は、プ
レーナ型からトレンチ型が採用され、さらにスタックド
型が採用されるようになった。トレンチ型の電荷蓄積用
キャパシタでは、トレンチの深さが深くなることにより
電荷蓄積用キャパシタの側面の面積が増大し、電荷蓄積
用キャパシタの容量が大きくなっている。一方、スタッ
クド型の電荷蓄積用キャパシタでは、スタックド型の電
荷蓄積用キャパシタの電荷蓄積電極の高さが高くなるこ
とにより電荷蓄積用キャパシタの側面の面積が増大し、
電荷蓄積用キャパシタの容量が大きくなっている。 最新のスタックド型の電荷蓄積用キャパシタでは、フィ
ン構造（トレンチ型では採用することが不可能であった
）の電荷蓄積電極を採用することにより、さらに容量の
増大が計られている。フィン構造のような特定の構造を
無視するならば、電荷蓄積用キャパシタの容量は電荷蓄
積電極の上面および側面の表面積により決定する。 ［０００３］最近のスタックド型のＤＲＡＭにおける最
も稠密な例が、アイ・イー・デイ−・エム テクニカル
ダイジェスト １９８８年、５９６〜５９９ページ（Ｉ
ＥＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ ｐｐ５９６−５
９９．１９８８）に報告されている。この報告について
、図２０２図２１を参照して説明する。図２０は略平面
図２図２１は図２０における折線ＡＢでの略断面図であ
る。この報告では、トランジスタ、活性領域、ビット線
、ワード線、ビットコンタクト孔、およびノードコンタ
クト孔等の寸法、形状、配列は示されているが、スタッ
クド型の電荷蓄積用キャパシタの電荷蓄積電極の寸法、
形状、配列は、明示されていない。 ［０００４］Ｐ型シリコン基板１１２の表面にはビット
線１０５ ａ、 １０５ ｂ、 １０５ ｃ、
１０５ ｄ、 ワード線１０４ａ、１０４ｂ、１０４ｃ
、１０４ｄが形成され、Ｘ軸と平行な方向を有するワー
ド線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および
Ｘ軸と直交してＹ軸と平行な方向を有するビット線１０
５ａ、１０５ｂ、１０５ｃ、１０５ｄはマトリックス形
状を形成している。このようなりＲＡＭにおいて、１つ
のメモリセルが占有する領域は、例えばメモリセル１０
１のようになる。この場合のセルサイズは、ワード線の
ピッチ幅Ｐｗ （ワード線の線幅＋ワード線の間隔）
の２倍とビット線のピッチ幅ＰＢ （ビット線の線幅
子ビット線の間隔）の積２Ｐｗ・Ｐｓ となる。 ［０００５］Ｐ型シリコン基板１１２表面には活性領域
が形成されている。活性領域がある部分でのシリコン基
板１１２表面には薄い絶縁膜１１３が形成され、活性領
域のない部分のシリコン基板１１２表面には厚い絶縁膜
１１３が形成されている。また、ワード線、ビット線の
表面は、絶縁膜１１３により覆われている。 ［０００６］例えば活性領域１０９ｂｂｃは、ビット線
１０５ａとビット線１０５ｂとワード線１０４ｃとワー
ド線１０４ｄとにより囲まれた領域と、ビット線１０５
ｂビツト線１０５ｃとワード線１０４ａとワード線１０
４ｂとにより囲まれた領域と、およびこの間を結ぶ領域
に形成されている。活性領域１０９ｂｂｃには、ワード
線１０４ｂおよびワード線１０４ｃに対して自己整合的
なＮ 型の拡散領域が設けられている。活性領域１０９
ｂｂｃにおけるビット線１０５ａとビット線１０５ｂと
ワード線１０４ｃとワード線１０４ｄとにより囲まれた
Ｎ 型の拡散領域は（ｂ、 ｃ）ビット用のノード拡散
領域１０７ｂｃとなる。また、活性領域１０９ｂｂｃに
おけるワード線１０４ｂとワード線１０４ｃとの間のＮ
型の拡散領域は（ｂ、 ｂ）ビット並びに（ｂ、 ｃ）
ビット用のビット拡散領域１０６ｂｂｃとなる。また、
活性領域１０９ｂｂｃにおけるビット線１０５ｂビツト
線１０５ｃとワード線１０４ａとワード線１０４ｂとに
より囲まれたＮ 型の拡散領域は（ｂ、 ｂ）ビット用
のノード拡散領域１０７ｂｂとなる。 ［０００７１ノード拡散領域１０７ｂｃ、ビット拡散領
域１０６ｂｂｃ、およびワード線１０４ｃから、（ｂ。 Ｃ）ビット用のトランジスタが構成されている。同様に
、ノード拡散領域１０７ｂｂ、ビット拡散領域１０６ｂ
ｂｃ、およびワード線１０４ｂから、 （ｂ、 ｂ）ビ
ット用のトランジスタが構成されている。活性領域１０
９ｄｂｃは、活性領域１０９ｂｂｃと同様に、（ｄ、
ｃ）ビット用、および（ｄ、 ｂ）ビット用のトラン
ジスタの拡散領域となっている。 【０００８】ビット拡散領域１０６ｂｂｃには、ビット
線１０５ｂと接続するビットコンタクト孔１０８ｂｂｃ
が設けられている。同様に、活性領域１０９ｄｂｃにお
けるビット拡散領域には、ビット線１０５ｄと接続する
ビットコンタクト孔１０８ｄｂｃが設けられている。ノ
ード拡散領域１０７ｂｃ、１０７ｂｂには、（ｂ。 ｃ）、 （ｂ、 ｂ）ビットの電荷蓄積用キャパシタ
の電荷蓄積電極１０３ｂｃ、１０３ｂｂと接続するノー
ドコンタクト孔１０２ｂｃ、１０２ｂｂが設けられてい
る。同様に、活性領域１０９ｄｂｃにおけるノート拡散
領域には、 （ｄ、 ｂ） 、 （ｄ、 ｃ）ビッ
トの電荷蓄積用キャパシタの電荷蓄積電極１０３ｄｂ、
１０３ｄｃと接続するノートコンタクト孔１０２ｄｂ、
１０２ｄｃが設けられている。電荷蓄積電極１０３ａａ
、１０３ｃａ、１０３ｃｄ、１０３ｅｄもそれぞれのノ
ートコンタクト孔を介してそれぞれのノート拡散領域に
接続している。 ［０００９］なお、上述の報告には電荷蓄積電極の形状
は明記されていない。従来のＤＲＡＭからの推察により
、図示したような形状をなすとして、議論を進める。 これらの電荷蓄積用キャパシタの電荷蓄積電極の上面の
シリコン基板表面への射影形状は矩形をなし、長辺はビ
ット線（Ｙ軸）と平行であり、短辺はワード線（Ｙ軸）
と平行である。 ［００１０１スタックド型ＤＲＡＭにおける電荷蓄積用
キャパシタの容量は、電荷蓄積電極とセルプレート電極
１１１とこれらの間に挟まれる容量絶縁膜１１０とによ
り構成される。また、この電荷蓄積用キャパシタの容量
値は、容量絶縁膜１１０の誘電率と膜厚、および２つの
電極の対向面積とにより決定される。使用する容量絶縁
膜およびその膜厚が決まれば、このキャパシタの容量値
の増大はこれら２つの電極の対向面積をいかに大きくす
るかに依存することになる。この対向面積は電荷蓄積電
極の表面積に等しい。 ［００１１１
【発明が解決しようとする課題］この電荷蓄積電極の表
面積ＡＴＯは、電荷蓄積電極の上面の面積Ａｏと側面の
面積Ａｏとの和である。この上面は厳密には曲面である
が、これのシリコン基板表面への射影面積はセルサイズ
２ＰＷＸＰＢより小さくなる。２つの電荷蓄積電極の間
隔としてこのＤＲＡＭを作成する際のリソグラフィー技
術における最小加工寸法Ｆを採用するとき、ＡＴＯの値
は最大となる。このときの上面のシリコン基板表面への
射影面積Ａｏは、 （２Ｆｗ Ｆ） Ｘ （ＰＢＦ）
となる。 この場合、この上面のシリコン基板表面への射影形状は
、ビット線に平行な長辺を有する矩形となる。また、矩
形の周囲長ＬＰＯは２Ｘ （２ＰＷ ＋ＰＢ ２Ｆ
）となる。電荷蓄積電極の膜厚（高さ）がｄであるなら
ば、側面の面積Ａｏは、２Ｘ （２ＰＷ ＋ＰＢ
２Ｆ） ｘｃｔとなる。なお、以降の議論を明快にする
ために、Ｐｗ ＝ＰＢ＝Ｐとする。従って、図示したＤ
ＲＡＭのセルサイズは２Ｐ２ となる。このような場合
、Ａ ｏ＝ （２Ｐ Ｆ） Ｘ（Ｐ−Ｆ）、Ｌｐｏ＝
２Ｘ （３Ｐ−２Ｆ）、Ａ ｏ＝２Ｘ（３Ｐ−２Ｆ）Ｘ
ｄとなる。 ［００１２］電荷蓄積電極の表面積ＡＴＯを増大させる
従来の手法は、Ｆを小さく、特にｄを大きくする方法が
一般的である。さらに増大させるには、上面および側面
表面に凹凸を形成する。しかしながら、これらの電荷蓄
積電極の表面積ＡＴＯを増大させる方法は、全て製造方
法に依存している。換言すれば、従来の電荷蓄積電極の
形状、配置方法を採用するかぎり、この表面積ＡＴＯの
増大は、その時代の製造技術により制約される。別言す
れば、製造技術に依存せずに電荷蓄積電極の周囲長を増
大させ、電荷蓄積電極の表面積ＡＴＯを増大させること
は、できない。 ［００１３］ 【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、シリコン基板表面に形成された１つの
トランジスタと１つの電荷蓄積用キャパシタからなり、
シリコン基板の表面にＹ軸と平行な方向を有するワード
線、およびＹ軸と直交してＹ軸と平行な方向を有するビ
ット線を有するＤＲＡＭにおいて、最小加工寸法の１／
２より厚い膜厚（高さ）を持つ電荷蓄積用キャパシタの
電荷蓄積電極を有し、シリコン基板表面へ射影した形状
が矩形をなし、Ｙ軸、およびＹ軸と平行でない矩形の長
辺を持つ電荷蓄積電極を有している。 ［００１４１電荷蓄積電極のシリコン基板への射影形状
の長辺は、好ましくは、第１番目のビット線、第ｉ＋１
番目のビット線、第ｊ番目のワード線、および第ｊ＋２
番目のワード線により構成される矩形の対角線の一方。 もしくは他方に平行である。 ［００１５］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋１番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋４番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１６］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第１＋２番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋２番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１７］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋３番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋２番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１８］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋３番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋４番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１９］本発明の半導体記憶装置の第２の態様は、
シリコン基板表面に形成された１つのトランジスタと１
つの電荷蓄積用キャパシタからなり、シリコン基板の表
面にＹ軸と平行な方向を有するワード線、およびＹ軸と
直交してＹ軸と平行な方向を有するビット線を有するＤ
ＲＡＭにおいて、最小加工寸法の１／２より厚い膜厚（
高さ）を持つ電荷蓄積用キャパシタの電荷蓄積電極を有
し、シリコン基板の表面への射影形状がＹ軸、およびＹ
軸に平行な少なくとも２つの矩形の組み合せからなる電
荷蓄積用キャパシタの電荷蓄積電極を有している。 ［００２０１
面積ＡＴＯは、電荷蓄積電極の上面の面積Ａｏと側面の
面積Ａｏとの和である。この上面は厳密には曲面である
が、これのシリコン基板表面への射影面積はセルサイズ
２ＰＷＸＰＢより小さくなる。２つの電荷蓄積電極の間
隔としてこのＤＲＡＭを作成する際のリソグラフィー技
術における最小加工寸法Ｆを採用するとき、ＡＴＯの値
は最大となる。このときの上面のシリコン基板表面への
射影面積Ａｏは、 （２Ｆｗ Ｆ） Ｘ （ＰＢＦ）
となる。 この場合、この上面のシリコン基板表面への射影形状は
、ビット線に平行な長辺を有する矩形となる。また、矩
形の周囲長ＬＰＯは２Ｘ （２ＰＷ ＋ＰＢ ２Ｆ
）となる。電荷蓄積電極の膜厚（高さ）がｄであるなら
ば、側面の面積Ａｏは、２Ｘ （２ＰＷ ＋ＰＢ
２Ｆ） ｘｃｔとなる。なお、以降の議論を明快にする
ために、Ｐｗ ＝ＰＢ＝Ｐとする。従って、図示したＤ
ＲＡＭのセルサイズは２Ｐ２ となる。このような場合
、Ａ ｏ＝ （２Ｐ Ｆ） Ｘ（Ｐ−Ｆ）、Ｌｐｏ＝
２Ｘ （３Ｐ−２Ｆ）、Ａ ｏ＝２Ｘ（３Ｐ−２Ｆ）Ｘ
ｄとなる。 ［００１２］電荷蓄積電極の表面積ＡＴＯを増大させる
従来の手法は、Ｆを小さく、特にｄを大きくする方法が
一般的である。さらに増大させるには、上面および側面
表面に凹凸を形成する。しかしながら、これらの電荷蓄
積電極の表面積ＡＴＯを増大させる方法は、全て製造方
法に依存している。換言すれば、従来の電荷蓄積電極の
形状、配置方法を採用するかぎり、この表面積ＡＴＯの
増大は、その時代の製造技術により制約される。別言す
れば、製造技術に依存せずに電荷蓄積電極の周囲長を増
大させ、電荷蓄積電極の表面積ＡＴＯを増大させること
は、できない。 ［００１３］ 【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、シリコン基板表面に形成された１つの
トランジスタと１つの電荷蓄積用キャパシタからなり、
シリコン基板の表面にＹ軸と平行な方向を有するワード
線、およびＹ軸と直交してＹ軸と平行な方向を有するビ
ット線を有するＤＲＡＭにおいて、最小加工寸法の１／
２より厚い膜厚（高さ）を持つ電荷蓄積用キャパシタの
電荷蓄積電極を有し、シリコン基板表面へ射影した形状
が矩形をなし、Ｙ軸、およびＹ軸と平行でない矩形の長
辺を持つ電荷蓄積電極を有している。 ［００１４１電荷蓄積電極のシリコン基板への射影形状
の長辺は、好ましくは、第１番目のビット線、第ｉ＋１
番目のビット線、第ｊ番目のワード線、および第ｊ＋２
番目のワード線により構成される矩形の対角線の一方。 もしくは他方に平行である。 ［００１５］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋１番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋４番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１６］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第１＋２番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋２番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１７］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋３番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋２番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１８］あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第１番目のビット線
、第ｉ＋３番目のビット線、第ｊ番目のワード線、およ
び第ｊ＋４番目のワード線により構成される矩形の対角
線の一方、もしくは他方に平行である。 ［００１９］本発明の半導体記憶装置の第２の態様は、
シリコン基板表面に形成された１つのトランジスタと１
つの電荷蓄積用キャパシタからなり、シリコン基板の表
面にＹ軸と平行な方向を有するワード線、およびＹ軸と
直交してＹ軸と平行な方向を有するビット線を有するＤ
ＲＡＭにおいて、最小加工寸法の１／２より厚い膜厚（
高さ）を持つ電荷蓄積用キャパシタの電荷蓄積電極を有
し、シリコン基板の表面への射影形状がＹ軸、およびＹ
軸に平行な少なくとも２つの矩形の組み合せからなる電
荷蓄積用キャパシタの電荷蓄積電極を有している。 ［００２０１
【実施例］実施例の説明に先だって、図１〜図３を参照
して、本発明の半導体記憶装置の第１の態様の構成を説
明する。議論に先だって、第２の仮説を設ける。上面は
シリコン基板表面に対してほぼ平行な面からなるとする
。従来の上面が曲面から構成されていても、本発明にお
ける上面も従来と同様の曲面から構成することができる
。また近年のＤＲＡＭのメモリセルでは、表面積ＡＴＯ
は上面の面積Ａｏより側面の面積Ａｏに大きく依存して
いる。これらのことから、この仮説を設けた。 ［００２１］ワード線がＸ軸に平行、ビット線がＹ軸に
平行で、ワード線、およびビット線のピッチ幅がＰであ
ることから、図１に示すように、ノードコンタクト孔は
Ｐを単位とする格子点（ｍ、 ２ｎ）を形成する。矩
形をなす電荷蓄積電極の長辺が、格子点（０，Ｏ）から
格子点（ｍ、 ２ｎ）への方向に平行に配置されてい
る場合を考える。ただし、ｍ、 ｎは互いに素な整数で
ある。この場合の電荷蓄積電極の長辺、短辺のピッチ幅
をり、 Ｓとする。このとき、 Ｌ＝ （（ｍＰ） ２＋ （２ｎＰ） ２）” ・ （
１）となり、１セルのサイズが２Ｐ２であることから、
５＝２Ｐ２ ／Ｌ・・・（２） となる。電荷蓄積電極の幅（短辺の長さ）、電荷蓄積電
極間の間隔は、両者とも最小加工寸法（最小加工寸法）
Ｆより小さくできないことから、 Ｆ≦Ｓ／２＝Ｐ２／〔（ｍＰ）２＋（２ｎＰ）２〕１２
・・・（３）となる。一方、電荷蓄積電極の周囲長Ｌｐ
は、ＬＰ ＝２ （Ｌ＋Ｓ−２Ｆ） ＝２ （Ｐ （（ｍ２＋４ｎ” ＋２）／ （ｍ２＋４
ｎ２）’ ２：］−２Ｆ）・ （４）となる。格子点（
０，０）から格子点（ｍ、 ２ｎ）への方向に平行に
配置された電荷蓄積電極の表面積をＡＴ （ｍ、
２ｎ）とすると、従来の電荷蓄積電極の表面積ＡＴＯは
、 ＡＴＯ＝ＡＴ （０，２） ＝Ａ ｏ＋Ａ 。 ＝ （Ｐ−Ｆ） （Ｓ−Ｆ）＋２ （３Ｐ−２Ｆ）ｄ
・・・（５）となる。一方、ＡＴ （ｍ、 ２ｎ）
は、ＡＴ （ｒｎ、 ２ｎ） ＝ （Ｌ Ｆ）
（Ｓ Ｆ） ＋２ （Ｌ＋Ｓ ２Ｆ） ｄ・”
（６）となる。 ＡＴＯ＝ＡＴ （０，２）＜ＡＴ （ｍ、２ｎ）−
（７）であれば、本発明は有効である。 式（５）、 （６）を式（７）に代入し、ｄについて
整頓することにより、 ｄ≧Ｆ／２・・・（８） が得られる。 ［００２２］ ここで、例えばＰ＝１． ０μｍ、 Ｆ
＝０゜２μｍである場合、式（３）を満たす格子点は、
（１゜２）、 （１，４）、 （２，２）、
（３，２）、 （３゜４）の５点と従来の（０，２）
である。図２は、電荷蓄積電極の膜厚ｄを変数とし、格
子点（１，４）、格子点（３，２）で規定される方向を
有する矩形からなる電荷蓄積電極と従来のものとの表面
積ＡＴ （ｍ、 ２ｎ）を比較して示したグラフで
ある。 ［００２３］次に、いくつかの格子点について、ＦのＰ
に対する許容範囲と、ＦとＬＰ との関係を示す。 （ｍ、 ２ｎ） ＝ （１，２）の場合には、Ｆ≦Ｐ
１５” 、 Ｌｐ ＝２ （（７Ｐ１５’ ２）−２Ｆ
）となる。 （ｍ、 ２ｎ） ＝ （２，２）の場合には、Ｆ≦ｐ
／ｓ’ ２ 、 Ｌｐ ＝２ Ｃ（１０Ｐ／８”
） −２Ｆ〕となる。 （ｍ、 ２ｎ） −（３，２）の場合には、Ｆ≦Ｐ／
１３’ ２．Ｌｐ ＝２ （（１５Ｐ／１３’ ” ）
−２Ｆ）となる。 （ｍ、 ２ｎ） ＝ （１，４）の場合には、Ｆ≦Ｐ
／１７” 、Ｌｐ ＝２ （（１９Ｐ／１７’ ２）
−２Ｆ〕となる。 （ｍ、２ｎ）＝ （３，２）の場合には、Ｆ≦Ｐ１５．
Ｌｐ ＝２ （（２７Ｐ１５） ２Ｆ：］ と
なる。 （ｍ、２ｎ）＝ （Ｌ ６）の場合には、Ｆ≦Ｐ／３
７’ ２．ＬＰ ＝２ Ｃ（３９Ｐ／３７” ）−２Ｆ
〕となる。 （ｍ、２ｎ）＝ （２，６）の場合には、Ｆ≦Ｐ／４０
’ ２．ＬＰ ＝２ Ｃ（４２Ｐ／４０” ）−２Ｆ
〕となる。 これらの結果をまとめて表示したのが図３のグラフであ
る。同図において、実線で示した範囲が、本発明の第１
の態様の有効な範囲である。 ［００２４］なお、ＰとＦとの関係は独立ではない。Ｆ
が小さくなれば、素子の高密度化の要請からＰもそれに
リンクして小さくなる。すなわち、より小さなセルサイ
ズがが実現できることになる。経験上、ＦはＰの１１５
から１／４程度で推移してきている。このことから、格
子点（１，６）、 （２，６）に関しては、実現に疑
問が残る。 ［００２５］以上の結果をまとめると、次のようになる
。本発明の半導体記憶装置の第１の態様による電荷蓄積
電極のシリコン基板表面への射影形状のなす矩形の長辺
は、従来の電荷蓄積電極のシリコン基板表面への射影形
状のなす矩形の長辺に比べて、長くなる。さらに、電荷
蓄積用キャパシタの電荷蓄積電極の膜厚が最小加工寸法
の１／２より厚いならば、本発明の半導体記憶装置の第
１の態様による電荷蓄積電極の側面の面積の増加は、こ
の上面の面積の減少より上まわる。このため、本発明の
半導体記憶装置の第１の態様による電荷蓄積電極の表面
積は、従来の電荷蓄積電極の表面積より増大する。この
結果、製造方法の面での新たな付加をせずに、従来より
大きな容量値を有する電荷蓄積用キャパシタが得られる
。 ［００２６］次に、本発明の第１の実施例について図４
〜図１３を用いて説明する。図４２図５は本実施例を説
明するための略平面図である。図６〜図１０は本実施例
に係わるＤＲＡＭの製造方法を説明するための工程順の
略断面図であり、図４９図５における折線ＡＢでの略断
面図である。また、図１１〜図１３は本実施例に係わる
半導体記憶装置の別の製造方法を説明するための工程順
の略断面図であり、図４２図５における折線ＡＢでの略
断面図である。本実施例における電荷蓄積電極は矩形を
なしている。その長辺は、図１〜図３において説明した
格子点（０，Ｏ）と格子点（１，４）とを結ぶ線に、平
行に配列されている。 ［００２７］まず、図４２図５を用いて、本実施例のＤ
ＲＡＭの構成を説明する。図４は、ワード線２０４．ビ
ット線２０５．活性領域２０９．ノードコンタクト孔２
０２、およびビットコンタクト孔２０８の間の位置関係
を示す。また、図５は、ワード線２０４．ビット線２０
５、ノードコンタクト孔２０２．および電荷蓄積電極２
０３の間の位置関係を示す。 ［００２８］Ｐ型シリコン基板の表面にはビット線２０
５ａ、２０５ｂ、２０５ｃ、２０５ｄ、ワード線２０４
ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線２０
４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０
４ｆ、およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線２０５ａ、２０５ｂ、２０５ｃ、２０５ｄはマ
トリックス形状を形成している。このようなりＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル２０１のようになる。この場合のセルサイズは
、ワード線のピッチ幅Ｐ（ワード線の線幅＋ワード線の
間隔）の２倍とビット線のピッチ幅Ｐ（ビット線の線幅
子ビット線の間隔）の積２Ｐ２ となる。 ［００２９］Ｐ型シリコン基板表面には活性領域２０９
ａａｂ、２０９ａｅｆ、２０９ｂｅｄ、２０９ｂｇｈ。 ２０９ｃａｂ、２０９ｃｅｆ、２０９ｄｃｄ、２０９ｄ
ｇｈ等が形成されている。例えば、活性領域２０９ｂｅ
ｄは、ワード線２０４ｄ、２０４ｅ並びにビット線２０
５ａ、２０５ｂにより囲まれた領域、ワード線２０４ｂ
、２０４ｃ並びにビット線２０５ｂ、２０５ｃにより囲
まれた領域、およびこの２つの領域を結ぶ領域に形成さ
れている。 ［００３０１活性領域２０９におけるワード線２０４直
下以外の領域にはＮ 型の拡散領域が形成されている。 例えば、活性領域２０９ｂｅｄにおける隣接する２本の
ワード線２０４ｄ、２０４ｅの間の領域、および隣接す
る２本のワード線２０４ｂ、２０４ｃの間の領域に形成
されたＮ 型の拡散領域はそれぞれノート拡散領域とな
る。また、活性領域２０９ｂｅｄにおけるビット線２０
５ｂ直下に形成されたＮ 型の拡散領域はビット拡散領
域となる。このビット拡散領域、これらのノード拡散領
域、およびワード線２０４ｃ、２０４ｄにより、 （ｂ
。 Ｃ）ビット、 （ｂ、 ｄ）ビット用のトランジス
タが構成される。 【００３１】活性領域２０９とビット線２０５との交差
するビット拡散領域表面には、これのビット線２０５と
を接続するためのビットコンタクト孔２０８が設けられ
ている。例えば、ビット線２０５ｃと活性領域２０９ｃ
ａｂ、２０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔２０８ｃａｂ、２０８ｃｅｆが
設けられている。同様に、活性領域２０９ａａｂ、２０
９ａｅｆ、２０９ｄｃｄ等には、ビットコンタクト孔２
０８ａａｂ、２０８ａｅｆ、２０８ｄｃｄ等が設けられ
ている。 ［００３２］活性領域２０９におけるノード拡散領域表
面には、これと電荷蓄積電極２０３とを接続するための
ノードコンタクト孔２０２が設けられている。例えば、
活性領域２０９ｂｅｄにおけるワード線２０４ｄ、２０
４ｅに挟まれたノート拡散領域表面にはノートコンタク
ト孔２０２ｂｄが設けられ、活性領域２０９ｂｅｄにお
けるワード線２０４ｂ、２０４ｃに挟まれたノート拡散
領域表面にはノードコンタクト孔２０２ｂｃが設けられ
ている。同様に、活性領域２０９ａａｂにはノードコン
タクト孔２０２ａｂ等が設けられ、活性領域２０９ｃａ
ｂにはノードコンタクト孔２０２ｃｂ等が設けられ、活
性領域２０９ｄｃｄにはノートコンタクト孔２０２ｄｃ
、２０２ｄｄが設けられ、活性領域２０９ｃｅｆにはノ
ートコンタクト孔２０２ｃｅ、２０２ｃｆが設けられ、
活性領域２０９ａｅｆにはノードコンタクト孔２０２ａ
ｆ等が設けられ、活性領域２０９ｂｇｈにはノードコン
タクト孔２０２ｂｇ等が設けられ、活性領域２０９ｄｇ
ｆにはノートコンタクト孔２０２ｄｇ等が設けられてい
る。 ［００３３］例えば、活性領域２０９ｃｅｆのノード拡
散領域に設けられたノードコンタクト孔２０２ｃｅを介
して、このノード拡散領域と接続される電荷蓄積電極２
０３ｃｅは、 （ｃ、 ｅ）ビット用の電荷蓄積電極
となる。同様に、ノートコンタクト孔２０２ａｂ、２０
２ｂｃ、２０２ｅｅ、２０２ｂｇ、２０２ｃｆ等を介し
てそれぞれのノート拡散領域と接続する電荷蓄積電極２
０３ａｂ、２０３ｂｃ、２０３ｅｅ、２０３ｂｇ、２０
３ｃｆ等が、設けられている。 ［００３４］本実施例におい、Ｐ＝１．０μｍ、 Ｆ＝
Ｐ１５＝０．２μｍ、ｄ＝０． ５μｍの条件のもとて
ＤＲＡＭを形成するならば、電荷蓄積電極２０３の長辺
の長さは３．８μｍ、短辺の長さは０．２７５μｍとな
る。 これにより、本実施例の電荷蓄積電極２０３の上面の面
積Ａ１は、 Ａ＋＝３． ８μｍＸ０．２７５μｍ＝１．０４５μｍ
２となる。これの側面の面積Ａ１は、 Ａ Ｉ＝２Ｘ （３，８μｍ＋０．２７５μｍ）Ｘｏ、
５μｍ２＝４．０７５μｍ２となる。従って、これの表
面積ＡＴＬは、 ＡＴＩ＝Ａ ＋＋Ａ ＋＝５． １２１ｔｍ２となる。 一方、図２０２図２１に示したＤＲＡＭも同様の条件で
形成するならば、それの長辺、短辺の長さは１．８μｍ
、 ０． ８μｍとなる。この場合の電荷蓄積電極１
０３ （図２０参照）の上面の面積Ａｏ、および側面の
面積Ａｏは、 Ａｏ＝１． ８μｍＸ０． ８μｍ＝１．４４μｍ２゜
Ａ ｏ＝２Ｘ （１，８μｍ＋０．８μｍ）Ｘｏ、５μ
ｍ２＝２．６μｍ２ となる。これより、電荷蓄積電極１０３の表面積ＡＴＯ
は、 ＡＴＯ＝Ａ ｏ ＋Ａ ｏ ＝４．０４１ｔｍ２となる
。これより、本実施例では、従来より約２５％表面積の
広い電荷蓄積電極２０３が得られる。 ［００３５］次に、図６〜図１０を参照して、本実施例
に係わる第１のＤＲＡＭの製造方法を説明する。図６〜
図１０は、図４２図５における折線ＡＢでの工程順の略
断面図である。なお、本実施例の製造方法の説明におい
て、ゲート絶縁膜、フィールド酸化膜２層間絶縁膜等は
重要な構成要素でない故、これらは−括して絶縁膜２１
３と表現する。 ［００３６］まず、図６に示すように、Ｐ型シリコン基
板２１２表面に活性領域２０９ｃｅｆ （図４参照）、
絶縁膜２１３を形成する。活性領域が形成されている部
分での絶縁膜２１３は薄く、活性領域が形成されていな
い部分での絶縁膜２１３は厚い。次に、例えばＮ 型の
多結晶シリコン膜からなる幅０．８μｍのワード線２０
４ｄ、２０４ｅ、２０４ｆを形成する。続いて、Ｎ型の
不純物のイオン注入により、ワード線２０４ｄ、２０４
ｅ等に自己整合的な３つのＮ 型の拡散領域が、活性領
域２０９ｃｅｆに形成される。ワード線２０４ｅ、２０
４ｆに挟まれた中央のＮ 型の拡散領域はビット拡散領
域２０６ｃｅｆとなり、両端の２つのＮ型の拡散領域は
ノート拡散領域２０７ｃｅ、２０７ｃｆとなる。ワード
線２０４ｅ、ビット拡散領域２０６ｃｅｆ、およびノー
ド拡散領域２０７ｃｅにより、 （ｃ、 ｅ）ビット
用のトランジスタが構成される。同様に、ワード線２０
４ｆ。 ビット拡散領域２０６ｃｅｆ、およびノード拡散領域２
０７ｃｆにより、 （ｃ、 ｆ）ビット用のトランジ
スタが構成される。 ［００３７］次に、図７に示すように、ワード線２０４
ｄ、２０４ｅ、２０４ｆ等が絶縁膜２１３で覆われた後
、ビット拡散領域２０６ｃｅｆ表面の絶縁膜２１３がエ
ツチング除去されて、ビットコンタクト孔２０８ｃｅｆ
が設けられる。次に、タングステンシリサイド膜からな
る幅１μｍ程度のビット線２０５Ｃ等が設けられる。 ビット線２０５ｃは、ビットコンタクト孔２０８ｃｅｆ
を介して、ビット拡散領域２０６ｃｅｆに接続される。 ［００３８］次に、図８に示すように、ビット線２０５
Ｃ等が絶縁膜２１３で覆われた後、ノード拡散領域２０
７ｃｅ、２０７ｃｆ表面の絶縁膜２１３がエツチング除
去されて、ノードコンタクト孔２０２ｃｅ、２０２ｃｆ
が設けられる。 ［００３９］次に、図９に示すように、全面に膜厚０゜
５μｍの多結晶シリコン膜が堆積され、燐のイオン注入
が行なわれ、これがパターニングされ、電荷蓄積電極２
０３ｃｅ、２０３ｃｆ等が形成される。これら電荷蓄積
電極２０３ｃｅ、２０３ｃｆは、 （ｃ、ｅ）ビット。 （ｃ、 ｆ）ビット用の電荷蓄積電極となる。 ［００４０１次に、図１０に示すように、容量絶縁膜２
１０が形成された後、セルプレート電極２１１が形成さ
れる。電荷蓄積電極２０３ ｃ ｅ、容量絶縁膜２１０
．およびセルプレート電極２１１により、 （ｃ、
ｅ）ビット用のスタックド型キャパシタが構成される。 同様に、電荷蓄積電極２０３ｃｆ、容量絶縁膜２１０．
およびセルプレート電極２１１により、 （ｆ、 ｅ
）ビット用のスタックド型キャパシタが構成される。こ
れにより、本実施例のＤＲＡＭの基本構造の製造が完了
する。以降の工程は、通常のＤＲＡＭの製造方法と同じ
である。 ［００４１１次に、図１１〜図１３を参照して、本実施
例に係わるＤＲＡＭの別の第２の製造方法を説明する。 図１１〜図１３は、図４２図５における折線ＡＢでの工
程順の略断面図である。この製造方法は、前述の第１の
製造方法における図７に示した工程までは、前述の第１
の製造方法と同じである。 ［００４２］Ｐ型シリコン基板２１２表面に、活性領域
、絶縁膜２１３が形成された後、ワード線２０４．ビッ
ト拡散領域２０６．ノード拡散領域２０７が形成される
。ビット拡散領域２０６表面の絶縁膜２１３にビットコ
ンタクト孔２０８が設けられ、これを介してビット拡散
領域２０６と接続するビット線２０５が形成される。 その後、図１１に示すように、約１．５μｍのＢＰＳＧ
膜が全面に堆積された後、８５０℃の窒素雰囲気中で熱
処理が行なわれ、リフローされたＢＰＳＧ膜２１４が形
成される。 ［００４３１次に、図１２に示すように、ノード拡散領
域２０７表面のＢＰＳＧ膜２１４．絶縁膜２１３が順次
エツチング除去され、ノードコンタクト孔２０２が形成
される。次に、全面に膜厚０． １μｍ程度のシリコン
酸化膜が堆積される。続いて、異方性エツチングによる
エッチバックが行なわれ、ノートコンタクト孔２０２の
側壁に、シリコン酸化膜からなるスペーサ２１５が形成
される。 ［００４４］次に、図１３に示すように、膜厚０．５μ
ｍの多結晶シリコン膜が全面に堆積される。これに燐が
イオン注入された後、通常のリソグラフィー技術、エツ
チング技術により、電荷蓄積電極２０３が形成される。 以降の工程は第１の製造方法と同じである。 ［００４５］前述の第１の製造方法に比べて、この第２
の製造方法の利点は、次の点にある。電荷蓄積電極の下
地が完全に平坦化されているため、これのパターニング
が容易である。第１の製造方法では、特にビット線の形
成する凹凸な表面を斜交するかたちで電荷蓄積電極のパ
ターニングが行なわれるため、リソグラフィーにおいて
は多重反射の影響が無視できない。 ［００４６］次に、図１４２図１５を参照して、本発明
の第２の実施例の説明を行なう。本実施例と第１の実施
例の違いは、活性領域の形状にある。本実施例における
電荷蓄積電極は矩形をなしている。その長辺は、図１〜
図３において説明した表現方法を用いれならば、格子点
（０，０）と格子点（−１，４）とを結ぶ線に、平行に
配列されている。 ［００４７］図１４は、ワード線３０４．ビット線３０
５、活性領域３０９．ノードコンタクト孔３０２．およ
びビットコンタクト孔３０８の間の位置関係を示す。ま
た、図１５は、ワード線３０４．ビット線３０５．ノー
トコンタクト孔３０２．および電荷蓄積電極３０３の間
の位置関係を示す。 ［００４８］Ｐ型シリコン基板の表面にはビット線３０
５ ａ、 ３０５ ｂ、 ３０５ ｃ、 ３０５
ｄ、ワード線３０４ａ、３０４ｂ、３０４ｃ、３０４
ｄ、３０４ｅ、３０４ｆが形成され、Ｙ軸と平行な方向
を有するワード線３０４ａ、３０４ｂ、３０４ｃ、３０
４ｄ、３０４ｅ、３０４ｆ、およびＹ軸と直交してＹ軸
と平行な方向を有するビット線３０５ａ、３０５ｂ、３
０５ｃ、３０５ｄはマトリックス形状を形成している。 このようなりＲＡＭにおいて、１つのメモリセルが占有
する領域は、例えばメモリセル３０１のようになる。こ
の場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０
μｍ（ワード線の線幅＋ワード線の間隔）の２倍とビッ
ト線のピッチ幅Ｐ１．０μｍ（ビット線の線幅子ビット
線の間隔）の積２．０μｍ２となる。 ［００４９］Ｐ型シリコン基板表面には活性領域３０９
ａａｂ、３０９ａｅｆ、３０９ｂｃｄ、３０９ｂｇｈ。 ３０９ｃａｂ、３０９ｃｅｆ、３０９ｄｃｄ、３０９ｄ
ｇｈ等が形成されている。例えば、活性領域３０９ｂｃ
ｄは、ワード線３０４ａ、３０４ｅ並びにビット線３０
５ａ、３０５ｂにより囲まれた領域、およびワード線３
０４ｂ、３０４ｃに挟まれたビット線３０５ｂ直下の領
域、に形成されている。 ［００５０１活性領域３０９におけるワード線３０４直
下以外の領域にはＮ 型の拡散領域が形成されている。 例えば、活性領域３０９ｂｃｄにおける隣接する２本の
ワード線３０４ｄ、３０４ｅの間の領域、および隣接す
る２本のワード線３０４ｂ、３０４ｃの間の領域に形成
されたＮ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域３０９ｂｃｄにおけるビット線３０
５ｂ直下に形成されたＮ 型の拡散領域はビット拡散領
域となる。このビット拡散領域、これらのノード拡散領
域、およびワード線３０４ｃ、３０４ｄにより、 （ｂ
。 Ｃ）ビット、 （ｂ、 ｄ）ビット用のトランジス
タが構成される。 ［００５１］活性領域３０９とビット線３０５との交差
するビット拡散領域表面には、これのビット線３０５と
を接続するためのビットコンタクト孔３０８が設けられ
ている。例えば、ビット線３０５ｃと活性領域３０９ｃ
ａｂ、３０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔３０８ｃａｂ、３０８ｃｅｆが
設けられている。同様に、活性領域３０９ａａｂ、３０
９ａｅｆ、３０９ｄｃｄ等には、ビットコンタクト孔３
０８ａａｂ、３０８ａｅｆ、３０８ｄｃｄ等が設けられ
ている。 ［００５２］活性領域３０９におけるノード拡散領域表
面には、これと電荷蓄積電極３０３とを接続するための
ノートコンタクト孔３０２が設けられている。例えば、
活性領域３０９ｂｃｄにおけるワード線３０４ｄ、３０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔３０２ｂｄが設けられ、活性領域３０９ｂｃｄにお
けるワード線３０４ｂ、３０４ｃに挟まれたノート拡散
領域表面にはノードコンタクト孔３０２ｂｃが設けられ
ている。同様に、活性領域３０９ａａｂにはノードコン
タクト孔３０２ａｂ等が設けられ、活性領域３０９ｃａ
ｂにはノートコンタクト孔３０２ｃｂ等が設けられ、活
性領域３０９ｄｃｄにはノードコンタクト孔３０２ｄｃ
、３０２ｄｄが設けられ、活性領域３０９ｃｅｆにはノ
ートコンタクト孔３０２ｃｅ、３０２ｃｆが設けられ、
活性領域３０９ａｅｆにはノートコンタクト孔３０２ａ
ｅ、３０２ａｆが設けられ、活性領域３０９ｂｇｈには
ノートコンタクト孔３０２ｂｇ等が設けられ、活性領域
３０９ｄｇｆにはノードコンタクト孔３０２ｄｇ等が設
けられている。 ［００５３］例えば、活性領域３０９ｂｃｄのノード拡
散領域に設けられたノードコンタクト孔３０２ｂｄを介
して、このノート拡散領域と接続される電荷蓄積電極３
０３ｂｄは、 （ｂ、 ｄ）ビット用の電荷蓄積電極と
なる。同様に、ノートコンタクト孔３０２ｂｃ、３０２
ｃｂ、３０２ａｆ、３０２ｂｇ等を介してそれぞれのノ
ート拡散領域と接続する電荷蓄積電極３０３ｂｃ、３０
３ｃｂ、３０３ａｆ、３０３ｂｇ等が、設けられている
。 ［００５４］本実施例における電荷蓄積電極の表面積Ａ
Ｔ２は、第１の実施例における電荷蓄積電極の表面積Ａ
ＴＩと同じであり、第１の実施例と同様の効果がある。 すなわち、活性領域の配置形状を変更しても、電荷蓄積
電極の表面積の変化とは独立である。 ［００５５］次に、本発明の第３の実施例について図１
６を用いて説明する。本実施例における電荷蓄積電極は
矩形をなしている。その長辺は、図１〜図３において説
明した格子点（０，０）と格子点（３，２）とを結ぶ線
に、平行に配列されている。 ［００５６］Ｐ型シリコン基板の表面にはビット線４０
５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０
５ｆ、ワード線４０４ａ、４０４ｂ、４０４ｃ、４０４
ｄ、４０４ｅ等が形成され、Ｙ軸と平行な方向を有する
ワード線４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ、４
０４ｅ、およびＹ軸と直交してＹ軸と平行な方向を有す
るビット線４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ。 ４０５ｅ、４０５ｆはマトリックスを形成している。こ
のようなりＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル４０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０μ
ｍ（ワード線の線幅＋ワード線の間隔）の２倍とビット
線のピッチ幅Ｐ＝１．０μｍ（ビット線の線幅子ビット
線の間隔）の積２．０μｍ２ となる。 ［００５７］本実施例における活性領域（図示せず）の
形状は、第１の実施例、あるいは第２の実施例と同じで
ある。例えば、ワード線４０４ｂとワード線４０４ｃと
の間で隣接する２本のビット線に挟まれた活性領域（ノ
ート拡散領域）表面には、ノートコンタクト孔４０２が
設けられている。電荷蓄積電極４０３はノートコンタク
ト孔４０２を介してノード拡散領域に接続されている。 ［００５８］本実施例における電荷蓄積電極４０３の長
辺の長さは３．４μｍ、短辺の長さは０．３５μｍとな
る。これにより、本実施例の電荷蓄積電極４０３の上面
の面積Ａ３は、 Ａ３＝３．４μｍＸ０．３５μｍ＝１．１９μｍ２とな
る。これの側面の面積Ａ３１１は、Ａ ３１１ ＝２Ｘ
（３，４μｍ＋０．３５μｍ）Ｘｏ、５μｍ２＝３．
７５μｍ２ となる。従って、これの表面積ＡＴ３は、ＡＴ３＝Ａ３
＋Ａ ３＝４．９４μｍ２となる。これより、本実施例
では、従来より約２２％表面積の広い電荷蓄積電極４０
３が得られる。 ［００５９］次に、図１７を用いて、本発明の半導体記
憶装置の第２の態様の構成を説明する。電荷蓄積電極は
、互いに最小加工寸法Ｆの間隔を保ってメモリセルアレ
イ中に稠密配置されている。メモリセルのセルサイズを
Ａｃ とすれば、どのような形状の電荷蓄積電極でも、
隣接する電荷蓄積電極の間隔の面積を含めた電荷蓄積電
極の上面の面積は、Ａｃに等しくなる。本発明の第２の
態様のように、電荷蓄積電極の形状が少なくとも２種類
の矩形を組み合わせた形状である場合において、電荷蓄
積電極の周囲長をＬｐ とする。この間隔は、面積が（
Ｆ／２）２ となる４個の正方形と、短辺がＦ／２の６
個の矩形とから構成されている。６個の矩形の長辺の合
計がＬｐ となる。従って、この間隔の面積は、Ｌｐ
ＸＦ／２＋４Ｘ （Ｆ／２）” ＝Ｌｐ ＸＦ／２＋Ｆ
２・・・（９）となる。従って、電荷蓄積電極の上面の
面積は、ＡＣ−ＬＰｘＦ／２−Ｆ２・・・（１０）とな
る。電荷蓄積電極の膜厚（高さ）がｄであることから、
電荷蓄積電極の表面積ＡＴは、 ＡＴ ＝Ａｃ Ｌｐ ＸＦ／２ Ｆ２＋Ｌｐ Ｘ小
・（１１）となる。通常の形状の電荷蓄積電極で面積が
最大となる場合の表面積はＡＴＯ，周囲長はＬＰＯであ
る。ＡＴＯは、ＡＴＯ＝ＡＣＬＰＯＸＦ／２−Ｆ２＋Ｌ
ｐｏＸｃＬ・・（１２）と表わされる。２種類の矩形を
組み合わせた形状の電荷蓄積電極の表面積ＡＴがＡＴＯ
より以上になるためには、ＡＴ ＡＴＯ＝ （Ｌｐ
ＬＰＯ） （ｄ Ｆ／２）≧Ｏ・ （１３）であ
るから、ＬＰ ≧ＬＰＯ，ｄ≧Ｆ／２となる。すなわち
、ｄがＦ／２以上のときには、ＬｐはＬｐｏより長けれ
ばよいことになる。この結果は本発明の第１の態様の結
果と同じである。 ［００６０１以上の結果をまとめると、次のようになる
。本発明の半導体記憶装置の第２の態様による電荷蓄積
電極の周囲長は、従来の電荷蓄積電極の周囲長に比べて
、長くなる。さらに、電荷蓄積用キャパシタの電荷蓄積
電極の膜厚が最小加工寸法の１／２より厚いならば、本
発明の半導体記憶装置の第２の態様による電荷蓄積電極
の側面の面積の増加は、この上面の面積の減少より上ま
わる。このため、本発明の半導体記憶装置の第２の態様
による電荷蓄積電極の表面積は、従来の電荷蓄積電極の
表面積より増大する。この結果、製造方法の面での新た
な付加をせずに、従来より大きな容量値を有する電荷蓄
積用キャパシタが得られる。 ［００６１１次に、図１８を参照して、第２の態様に基
ずく本発明の第４の実施例を説明する。ワード線に平行
に横方向がＰ、ビット線に平行に縦方向が２Ｐのピッチ
幅で、メモリセル５０１が配列されている。メモリセル
５０１の中心には、ノードコンタクト孔５０２が設けら
れている。 ［００６２］電荷蓄積電極の形状が少なくとも２種類の
矩形を組み合わせた形状であるとすると、その形状はＬ
字型、１字型、Ｓ字型２ｍ字形など多種類のものが存在
するが、基本的にはＬ字形の組み合わせとなる。電荷蓄
積電極が隣接する縦方向のメモリセル間に広がっている
場合の代表例が、電荷蓄積電極５０３Ｂである。このよ
うな場合、電荷蓄積電極５０３Ｂは、２つ、ないしは３
つのメモリセル間に縦に広がっている。電荷蓄積電極が
隣接する横方向のメモリセル間に広がっている場合の代
表例が、電荷蓄積電極５０３Ｃである。この場合にも、
電荷蓄積電極５０３Ｃは、２つ、ないしは３つのメモリ
セル間に横に広がっている。なお、電荷蓄積電極５０３
Ａは、従来の形状の表面積が最大となる電荷蓄積電極で
ある。 ［００６３］次に、これら２つのタイプについて、Ｆの
Ｐに対する許容範囲と、ＦとＬＰ との関係を示す。電
荷蓄積電極５０３Ｂに代表される縦長の場合、Ｆ≦Ｐ／
４．Ｌｐ ＝２Ｘ （５Ｐ−４Ｆ）となる。 電荷蓄積電極５０３Ｃに代表される横長の場合、Ｆ≦Ｐ
／３． ＬＰ ＝８Ｘ （Ｐ−Ｆ）となる。 これらの関係を図示すると図１９に示すようなグラフに
なる。同図において、実線で示した範囲が有効な範囲で
ある。 ［００６４］
して、本発明の半導体記憶装置の第１の態様の構成を説
明する。議論に先だって、第２の仮説を設ける。上面は
シリコン基板表面に対してほぼ平行な面からなるとする
。従来の上面が曲面から構成されていても、本発明にお
ける上面も従来と同様の曲面から構成することができる
。また近年のＤＲＡＭのメモリセルでは、表面積ＡＴＯ
は上面の面積Ａｏより側面の面積Ａｏに大きく依存して
いる。これらのことから、この仮説を設けた。 ［００２１］ワード線がＸ軸に平行、ビット線がＹ軸に
平行で、ワード線、およびビット線のピッチ幅がＰであ
ることから、図１に示すように、ノードコンタクト孔は
Ｐを単位とする格子点（ｍ、 ２ｎ）を形成する。矩
形をなす電荷蓄積電極の長辺が、格子点（０，Ｏ）から
格子点（ｍ、 ２ｎ）への方向に平行に配置されてい
る場合を考える。ただし、ｍ、 ｎは互いに素な整数で
ある。この場合の電荷蓄積電極の長辺、短辺のピッチ幅
をり、 Ｓとする。このとき、 Ｌ＝ （（ｍＰ） ２＋ （２ｎＰ） ２）” ・ （
１）となり、１セルのサイズが２Ｐ２であることから、
５＝２Ｐ２ ／Ｌ・・・（２） となる。電荷蓄積電極の幅（短辺の長さ）、電荷蓄積電
極間の間隔は、両者とも最小加工寸法（最小加工寸法）
Ｆより小さくできないことから、 Ｆ≦Ｓ／２＝Ｐ２／〔（ｍＰ）２＋（２ｎＰ）２〕１２
・・・（３）となる。一方、電荷蓄積電極の周囲長Ｌｐ
は、ＬＰ ＝２ （Ｌ＋Ｓ−２Ｆ） ＝２ （Ｐ （（ｍ２＋４ｎ” ＋２）／ （ｍ２＋４
ｎ２）’ ２：］−２Ｆ）・ （４）となる。格子点（
０，０）から格子点（ｍ、 ２ｎ）への方向に平行に
配置された電荷蓄積電極の表面積をＡＴ （ｍ、
２ｎ）とすると、従来の電荷蓄積電極の表面積ＡＴＯは
、 ＡＴＯ＝ＡＴ （０，２） ＝Ａ ｏ＋Ａ 。 ＝ （Ｐ−Ｆ） （Ｓ−Ｆ）＋２ （３Ｐ−２Ｆ）ｄ
・・・（５）となる。一方、ＡＴ （ｍ、 ２ｎ）
は、ＡＴ （ｒｎ、 ２ｎ） ＝ （Ｌ Ｆ）
（Ｓ Ｆ） ＋２ （Ｌ＋Ｓ ２Ｆ） ｄ・”
（６）となる。 ＡＴＯ＝ＡＴ （０，２）＜ＡＴ （ｍ、２ｎ）−
（７）であれば、本発明は有効である。 式（５）、 （６）を式（７）に代入し、ｄについて
整頓することにより、 ｄ≧Ｆ／２・・・（８） が得られる。 ［００２２］ ここで、例えばＰ＝１． ０μｍ、 Ｆ
＝０゜２μｍである場合、式（３）を満たす格子点は、
（１゜２）、 （１，４）、 （２，２）、
（３，２）、 （３゜４）の５点と従来の（０，２）
である。図２は、電荷蓄積電極の膜厚ｄを変数とし、格
子点（１，４）、格子点（３，２）で規定される方向を
有する矩形からなる電荷蓄積電極と従来のものとの表面
積ＡＴ （ｍ、 ２ｎ）を比較して示したグラフで
ある。 ［００２３］次に、いくつかの格子点について、ＦのＰ
に対する許容範囲と、ＦとＬＰ との関係を示す。 （ｍ、 ２ｎ） ＝ （１，２）の場合には、Ｆ≦Ｐ
１５” 、 Ｌｐ ＝２ （（７Ｐ１５’ ２）−２Ｆ
）となる。 （ｍ、 ２ｎ） ＝ （２，２）の場合には、Ｆ≦ｐ
／ｓ’ ２ 、 Ｌｐ ＝２ Ｃ（１０Ｐ／８”
） −２Ｆ〕となる。 （ｍ、 ２ｎ） −（３，２）の場合には、Ｆ≦Ｐ／
１３’ ２．Ｌｐ ＝２ （（１５Ｐ／１３’ ” ）
−２Ｆ）となる。 （ｍ、 ２ｎ） ＝ （１，４）の場合には、Ｆ≦Ｐ
／１７” 、Ｌｐ ＝２ （（１９Ｐ／１７’ ２）
−２Ｆ〕となる。 （ｍ、２ｎ）＝ （３，２）の場合には、Ｆ≦Ｐ１５．
Ｌｐ ＝２ （（２７Ｐ１５） ２Ｆ：］ と
なる。 （ｍ、２ｎ）＝ （Ｌ ６）の場合には、Ｆ≦Ｐ／３
７’ ２．ＬＰ ＝２ Ｃ（３９Ｐ／３７” ）−２Ｆ
〕となる。 （ｍ、２ｎ）＝ （２，６）の場合には、Ｆ≦Ｐ／４０
’ ２．ＬＰ ＝２ Ｃ（４２Ｐ／４０” ）−２Ｆ
〕となる。 これらの結果をまとめて表示したのが図３のグラフであ
る。同図において、実線で示した範囲が、本発明の第１
の態様の有効な範囲である。 ［００２４］なお、ＰとＦとの関係は独立ではない。Ｆ
が小さくなれば、素子の高密度化の要請からＰもそれに
リンクして小さくなる。すなわち、より小さなセルサイ
ズがが実現できることになる。経験上、ＦはＰの１１５
から１／４程度で推移してきている。このことから、格
子点（１，６）、 （２，６）に関しては、実現に疑
問が残る。 ［００２５］以上の結果をまとめると、次のようになる
。本発明の半導体記憶装置の第１の態様による電荷蓄積
電極のシリコン基板表面への射影形状のなす矩形の長辺
は、従来の電荷蓄積電極のシリコン基板表面への射影形
状のなす矩形の長辺に比べて、長くなる。さらに、電荷
蓄積用キャパシタの電荷蓄積電極の膜厚が最小加工寸法
の１／２より厚いならば、本発明の半導体記憶装置の第
１の態様による電荷蓄積電極の側面の面積の増加は、こ
の上面の面積の減少より上まわる。このため、本発明の
半導体記憶装置の第１の態様による電荷蓄積電極の表面
積は、従来の電荷蓄積電極の表面積より増大する。この
結果、製造方法の面での新たな付加をせずに、従来より
大きな容量値を有する電荷蓄積用キャパシタが得られる
。 ［００２６］次に、本発明の第１の実施例について図４
〜図１３を用いて説明する。図４２図５は本実施例を説
明するための略平面図である。図６〜図１０は本実施例
に係わるＤＲＡＭの製造方法を説明するための工程順の
略断面図であり、図４９図５における折線ＡＢでの略断
面図である。また、図１１〜図１３は本実施例に係わる
半導体記憶装置の別の製造方法を説明するための工程順
の略断面図であり、図４２図５における折線ＡＢでの略
断面図である。本実施例における電荷蓄積電極は矩形を
なしている。その長辺は、図１〜図３において説明した
格子点（０，Ｏ）と格子点（１，４）とを結ぶ線に、平
行に配列されている。 ［００２７］まず、図４２図５を用いて、本実施例のＤ
ＲＡＭの構成を説明する。図４は、ワード線２０４．ビ
ット線２０５．活性領域２０９．ノードコンタクト孔２
０２、およびビットコンタクト孔２０８の間の位置関係
を示す。また、図５は、ワード線２０４．ビット線２０
５、ノードコンタクト孔２０２．および電荷蓄積電極２
０３の間の位置関係を示す。 ［００２８］Ｐ型シリコン基板の表面にはビット線２０
５ａ、２０５ｂ、２０５ｃ、２０５ｄ、ワード線２０４
ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線２０
４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０
４ｆ、およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線２０５ａ、２０５ｂ、２０５ｃ、２０５ｄはマ
トリックス形状を形成している。このようなりＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル２０１のようになる。この場合のセルサイズは
、ワード線のピッチ幅Ｐ（ワード線の線幅＋ワード線の
間隔）の２倍とビット線のピッチ幅Ｐ（ビット線の線幅
子ビット線の間隔）の積２Ｐ２ となる。 ［００２９］Ｐ型シリコン基板表面には活性領域２０９
ａａｂ、２０９ａｅｆ、２０９ｂｅｄ、２０９ｂｇｈ。 ２０９ｃａｂ、２０９ｃｅｆ、２０９ｄｃｄ、２０９ｄ
ｇｈ等が形成されている。例えば、活性領域２０９ｂｅ
ｄは、ワード線２０４ｄ、２０４ｅ並びにビット線２０
５ａ、２０５ｂにより囲まれた領域、ワード線２０４ｂ
、２０４ｃ並びにビット線２０５ｂ、２０５ｃにより囲
まれた領域、およびこの２つの領域を結ぶ領域に形成さ
れている。 ［００３０１活性領域２０９におけるワード線２０４直
下以外の領域にはＮ 型の拡散領域が形成されている。 例えば、活性領域２０９ｂｅｄにおける隣接する２本の
ワード線２０４ｄ、２０４ｅの間の領域、および隣接す
る２本のワード線２０４ｂ、２０４ｃの間の領域に形成
されたＮ 型の拡散領域はそれぞれノート拡散領域とな
る。また、活性領域２０９ｂｅｄにおけるビット線２０
５ｂ直下に形成されたＮ 型の拡散領域はビット拡散領
域となる。このビット拡散領域、これらのノード拡散領
域、およびワード線２０４ｃ、２０４ｄにより、 （ｂ
。 Ｃ）ビット、 （ｂ、 ｄ）ビット用のトランジス
タが構成される。 【００３１】活性領域２０９とビット線２０５との交差
するビット拡散領域表面には、これのビット線２０５と
を接続するためのビットコンタクト孔２０８が設けられ
ている。例えば、ビット線２０５ｃと活性領域２０９ｃ
ａｂ、２０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔２０８ｃａｂ、２０８ｃｅｆが
設けられている。同様に、活性領域２０９ａａｂ、２０
９ａｅｆ、２０９ｄｃｄ等には、ビットコンタクト孔２
０８ａａｂ、２０８ａｅｆ、２０８ｄｃｄ等が設けられ
ている。 ［００３２］活性領域２０９におけるノード拡散領域表
面には、これと電荷蓄積電極２０３とを接続するための
ノードコンタクト孔２０２が設けられている。例えば、
活性領域２０９ｂｅｄにおけるワード線２０４ｄ、２０
４ｅに挟まれたノート拡散領域表面にはノートコンタク
ト孔２０２ｂｄが設けられ、活性領域２０９ｂｅｄにお
けるワード線２０４ｂ、２０４ｃに挟まれたノート拡散
領域表面にはノードコンタクト孔２０２ｂｃが設けられ
ている。同様に、活性領域２０９ａａｂにはノードコン
タクト孔２０２ａｂ等が設けられ、活性領域２０９ｃａ
ｂにはノードコンタクト孔２０２ｃｂ等が設けられ、活
性領域２０９ｄｃｄにはノートコンタクト孔２０２ｄｃ
、２０２ｄｄが設けられ、活性領域２０９ｃｅｆにはノ
ートコンタクト孔２０２ｃｅ、２０２ｃｆが設けられ、
活性領域２０９ａｅｆにはノードコンタクト孔２０２ａ
ｆ等が設けられ、活性領域２０９ｂｇｈにはノードコン
タクト孔２０２ｂｇ等が設けられ、活性領域２０９ｄｇ
ｆにはノートコンタクト孔２０２ｄｇ等が設けられてい
る。 ［００３３］例えば、活性領域２０９ｃｅｆのノード拡
散領域に設けられたノードコンタクト孔２０２ｃｅを介
して、このノード拡散領域と接続される電荷蓄積電極２
０３ｃｅは、 （ｃ、 ｅ）ビット用の電荷蓄積電極
となる。同様に、ノートコンタクト孔２０２ａｂ、２０
２ｂｃ、２０２ｅｅ、２０２ｂｇ、２０２ｃｆ等を介し
てそれぞれのノート拡散領域と接続する電荷蓄積電極２
０３ａｂ、２０３ｂｃ、２０３ｅｅ、２０３ｂｇ、２０
３ｃｆ等が、設けられている。 ［００３４］本実施例におい、Ｐ＝１．０μｍ、 Ｆ＝
Ｐ１５＝０．２μｍ、ｄ＝０． ５μｍの条件のもとて
ＤＲＡＭを形成するならば、電荷蓄積電極２０３の長辺
の長さは３．８μｍ、短辺の長さは０．２７５μｍとな
る。 これにより、本実施例の電荷蓄積電極２０３の上面の面
積Ａ１は、 Ａ＋＝３． ８μｍＸ０．２７５μｍ＝１．０４５μｍ
２となる。これの側面の面積Ａ１は、 Ａ Ｉ＝２Ｘ （３，８μｍ＋０．２７５μｍ）Ｘｏ、
５μｍ２＝４．０７５μｍ２となる。従って、これの表
面積ＡＴＬは、 ＡＴＩ＝Ａ ＋＋Ａ ＋＝５． １２１ｔｍ２となる。 一方、図２０２図２１に示したＤＲＡＭも同様の条件で
形成するならば、それの長辺、短辺の長さは１．８μｍ
、 ０． ８μｍとなる。この場合の電荷蓄積電極１
０３ （図２０参照）の上面の面積Ａｏ、および側面の
面積Ａｏは、 Ａｏ＝１． ８μｍＸ０． ８μｍ＝１．４４μｍ２゜
Ａ ｏ＝２Ｘ （１，８μｍ＋０．８μｍ）Ｘｏ、５μ
ｍ２＝２．６μｍ２ となる。これより、電荷蓄積電極１０３の表面積ＡＴＯ
は、 ＡＴＯ＝Ａ ｏ ＋Ａ ｏ ＝４．０４１ｔｍ２となる
。これより、本実施例では、従来より約２５％表面積の
広い電荷蓄積電極２０３が得られる。 ［００３５］次に、図６〜図１０を参照して、本実施例
に係わる第１のＤＲＡＭの製造方法を説明する。図６〜
図１０は、図４２図５における折線ＡＢでの工程順の略
断面図である。なお、本実施例の製造方法の説明におい
て、ゲート絶縁膜、フィールド酸化膜２層間絶縁膜等は
重要な構成要素でない故、これらは−括して絶縁膜２１
３と表現する。 ［００３６］まず、図６に示すように、Ｐ型シリコン基
板２１２表面に活性領域２０９ｃｅｆ （図４参照）、
絶縁膜２１３を形成する。活性領域が形成されている部
分での絶縁膜２１３は薄く、活性領域が形成されていな
い部分での絶縁膜２１３は厚い。次に、例えばＮ 型の
多結晶シリコン膜からなる幅０．８μｍのワード線２０
４ｄ、２０４ｅ、２０４ｆを形成する。続いて、Ｎ型の
不純物のイオン注入により、ワード線２０４ｄ、２０４
ｅ等に自己整合的な３つのＮ 型の拡散領域が、活性領
域２０９ｃｅｆに形成される。ワード線２０４ｅ、２０
４ｆに挟まれた中央のＮ 型の拡散領域はビット拡散領
域２０６ｃｅｆとなり、両端の２つのＮ型の拡散領域は
ノート拡散領域２０７ｃｅ、２０７ｃｆとなる。ワード
線２０４ｅ、ビット拡散領域２０６ｃｅｆ、およびノー
ド拡散領域２０７ｃｅにより、 （ｃ、 ｅ）ビット
用のトランジスタが構成される。同様に、ワード線２０
４ｆ。 ビット拡散領域２０６ｃｅｆ、およびノード拡散領域２
０７ｃｆにより、 （ｃ、 ｆ）ビット用のトランジ
スタが構成される。 ［００３７］次に、図７に示すように、ワード線２０４
ｄ、２０４ｅ、２０４ｆ等が絶縁膜２１３で覆われた後
、ビット拡散領域２０６ｃｅｆ表面の絶縁膜２１３がエ
ツチング除去されて、ビットコンタクト孔２０８ｃｅｆ
が設けられる。次に、タングステンシリサイド膜からな
る幅１μｍ程度のビット線２０５Ｃ等が設けられる。 ビット線２０５ｃは、ビットコンタクト孔２０８ｃｅｆ
を介して、ビット拡散領域２０６ｃｅｆに接続される。 ［００３８］次に、図８に示すように、ビット線２０５
Ｃ等が絶縁膜２１３で覆われた後、ノード拡散領域２０
７ｃｅ、２０７ｃｆ表面の絶縁膜２１３がエツチング除
去されて、ノードコンタクト孔２０２ｃｅ、２０２ｃｆ
が設けられる。 ［００３９］次に、図９に示すように、全面に膜厚０゜
５μｍの多結晶シリコン膜が堆積され、燐のイオン注入
が行なわれ、これがパターニングされ、電荷蓄積電極２
０３ｃｅ、２０３ｃｆ等が形成される。これら電荷蓄積
電極２０３ｃｅ、２０３ｃｆは、 （ｃ、ｅ）ビット。 （ｃ、 ｆ）ビット用の電荷蓄積電極となる。 ［００４０１次に、図１０に示すように、容量絶縁膜２
１０が形成された後、セルプレート電極２１１が形成さ
れる。電荷蓄積電極２０３ ｃ ｅ、容量絶縁膜２１０
．およびセルプレート電極２１１により、 （ｃ、
ｅ）ビット用のスタックド型キャパシタが構成される。 同様に、電荷蓄積電極２０３ｃｆ、容量絶縁膜２１０．
およびセルプレート電極２１１により、 （ｆ、 ｅ
）ビット用のスタックド型キャパシタが構成される。こ
れにより、本実施例のＤＲＡＭの基本構造の製造が完了
する。以降の工程は、通常のＤＲＡＭの製造方法と同じ
である。 ［００４１１次に、図１１〜図１３を参照して、本実施
例に係わるＤＲＡＭの別の第２の製造方法を説明する。 図１１〜図１３は、図４２図５における折線ＡＢでの工
程順の略断面図である。この製造方法は、前述の第１の
製造方法における図７に示した工程までは、前述の第１
の製造方法と同じである。 ［００４２］Ｐ型シリコン基板２１２表面に、活性領域
、絶縁膜２１３が形成された後、ワード線２０４．ビッ
ト拡散領域２０６．ノード拡散領域２０７が形成される
。ビット拡散領域２０６表面の絶縁膜２１３にビットコ
ンタクト孔２０８が設けられ、これを介してビット拡散
領域２０６と接続するビット線２０５が形成される。 その後、図１１に示すように、約１．５μｍのＢＰＳＧ
膜が全面に堆積された後、８５０℃の窒素雰囲気中で熱
処理が行なわれ、リフローされたＢＰＳＧ膜２１４が形
成される。 ［００４３１次に、図１２に示すように、ノード拡散領
域２０７表面のＢＰＳＧ膜２１４．絶縁膜２１３が順次
エツチング除去され、ノードコンタクト孔２０２が形成
される。次に、全面に膜厚０． １μｍ程度のシリコン
酸化膜が堆積される。続いて、異方性エツチングによる
エッチバックが行なわれ、ノートコンタクト孔２０２の
側壁に、シリコン酸化膜からなるスペーサ２１５が形成
される。 ［００４４］次に、図１３に示すように、膜厚０．５μ
ｍの多結晶シリコン膜が全面に堆積される。これに燐が
イオン注入された後、通常のリソグラフィー技術、エツ
チング技術により、電荷蓄積電極２０３が形成される。 以降の工程は第１の製造方法と同じである。 ［００４５］前述の第１の製造方法に比べて、この第２
の製造方法の利点は、次の点にある。電荷蓄積電極の下
地が完全に平坦化されているため、これのパターニング
が容易である。第１の製造方法では、特にビット線の形
成する凹凸な表面を斜交するかたちで電荷蓄積電極のパ
ターニングが行なわれるため、リソグラフィーにおいて
は多重反射の影響が無視できない。 ［００４６］次に、図１４２図１５を参照して、本発明
の第２の実施例の説明を行なう。本実施例と第１の実施
例の違いは、活性領域の形状にある。本実施例における
電荷蓄積電極は矩形をなしている。その長辺は、図１〜
図３において説明した表現方法を用いれならば、格子点
（０，０）と格子点（−１，４）とを結ぶ線に、平行に
配列されている。 ［００４７］図１４は、ワード線３０４．ビット線３０
５、活性領域３０９．ノードコンタクト孔３０２．およ
びビットコンタクト孔３０８の間の位置関係を示す。ま
た、図１５は、ワード線３０４．ビット線３０５．ノー
トコンタクト孔３０２．および電荷蓄積電極３０３の間
の位置関係を示す。 ［００４８］Ｐ型シリコン基板の表面にはビット線３０
５ ａ、 ３０５ ｂ、 ３０５ ｃ、 ３０５
ｄ、ワード線３０４ａ、３０４ｂ、３０４ｃ、３０４
ｄ、３０４ｅ、３０４ｆが形成され、Ｙ軸と平行な方向
を有するワード線３０４ａ、３０４ｂ、３０４ｃ、３０
４ｄ、３０４ｅ、３０４ｆ、およびＹ軸と直交してＹ軸
と平行な方向を有するビット線３０５ａ、３０５ｂ、３
０５ｃ、３０５ｄはマトリックス形状を形成している。 このようなりＲＡＭにおいて、１つのメモリセルが占有
する領域は、例えばメモリセル３０１のようになる。こ
の場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０
μｍ（ワード線の線幅＋ワード線の間隔）の２倍とビッ
ト線のピッチ幅Ｐ１．０μｍ（ビット線の線幅子ビット
線の間隔）の積２．０μｍ２となる。 ［００４９］Ｐ型シリコン基板表面には活性領域３０９
ａａｂ、３０９ａｅｆ、３０９ｂｃｄ、３０９ｂｇｈ。 ３０９ｃａｂ、３０９ｃｅｆ、３０９ｄｃｄ、３０９ｄ
ｇｈ等が形成されている。例えば、活性領域３０９ｂｃ
ｄは、ワード線３０４ａ、３０４ｅ並びにビット線３０
５ａ、３０５ｂにより囲まれた領域、およびワード線３
０４ｂ、３０４ｃに挟まれたビット線３０５ｂ直下の領
域、に形成されている。 ［００５０１活性領域３０９におけるワード線３０４直
下以外の領域にはＮ 型の拡散領域が形成されている。 例えば、活性領域３０９ｂｃｄにおける隣接する２本の
ワード線３０４ｄ、３０４ｅの間の領域、および隣接す
る２本のワード線３０４ｂ、３０４ｃの間の領域に形成
されたＮ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域３０９ｂｃｄにおけるビット線３０
５ｂ直下に形成されたＮ 型の拡散領域はビット拡散領
域となる。このビット拡散領域、これらのノード拡散領
域、およびワード線３０４ｃ、３０４ｄにより、 （ｂ
。 Ｃ）ビット、 （ｂ、 ｄ）ビット用のトランジス
タが構成される。 ［００５１］活性領域３０９とビット線３０５との交差
するビット拡散領域表面には、これのビット線３０５と
を接続するためのビットコンタクト孔３０８が設けられ
ている。例えば、ビット線３０５ｃと活性領域３０９ｃ
ａｂ、３０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔３０８ｃａｂ、３０８ｃｅｆが
設けられている。同様に、活性領域３０９ａａｂ、３０
９ａｅｆ、３０９ｄｃｄ等には、ビットコンタクト孔３
０８ａａｂ、３０８ａｅｆ、３０８ｄｃｄ等が設けられ
ている。 ［００５２］活性領域３０９におけるノード拡散領域表
面には、これと電荷蓄積電極３０３とを接続するための
ノートコンタクト孔３０２が設けられている。例えば、
活性領域３０９ｂｃｄにおけるワード線３０４ｄ、３０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔３０２ｂｄが設けられ、活性領域３０９ｂｃｄにお
けるワード線３０４ｂ、３０４ｃに挟まれたノート拡散
領域表面にはノードコンタクト孔３０２ｂｃが設けられ
ている。同様に、活性領域３０９ａａｂにはノードコン
タクト孔３０２ａｂ等が設けられ、活性領域３０９ｃａ
ｂにはノートコンタクト孔３０２ｃｂ等が設けられ、活
性領域３０９ｄｃｄにはノードコンタクト孔３０２ｄｃ
、３０２ｄｄが設けられ、活性領域３０９ｃｅｆにはノ
ートコンタクト孔３０２ｃｅ、３０２ｃｆが設けられ、
活性領域３０９ａｅｆにはノートコンタクト孔３０２ａ
ｅ、３０２ａｆが設けられ、活性領域３０９ｂｇｈには
ノートコンタクト孔３０２ｂｇ等が設けられ、活性領域
３０９ｄｇｆにはノードコンタクト孔３０２ｄｇ等が設
けられている。 ［００５３］例えば、活性領域３０９ｂｃｄのノード拡
散領域に設けられたノードコンタクト孔３０２ｂｄを介
して、このノート拡散領域と接続される電荷蓄積電極３
０３ｂｄは、 （ｂ、 ｄ）ビット用の電荷蓄積電極と
なる。同様に、ノートコンタクト孔３０２ｂｃ、３０２
ｃｂ、３０２ａｆ、３０２ｂｇ等を介してそれぞれのノ
ート拡散領域と接続する電荷蓄積電極３０３ｂｃ、３０
３ｃｂ、３０３ａｆ、３０３ｂｇ等が、設けられている
。 ［００５４］本実施例における電荷蓄積電極の表面積Ａ
Ｔ２は、第１の実施例における電荷蓄積電極の表面積Ａ
ＴＩと同じであり、第１の実施例と同様の効果がある。 すなわち、活性領域の配置形状を変更しても、電荷蓄積
電極の表面積の変化とは独立である。 ［００５５］次に、本発明の第３の実施例について図１
６を用いて説明する。本実施例における電荷蓄積電極は
矩形をなしている。その長辺は、図１〜図３において説
明した格子点（０，０）と格子点（３，２）とを結ぶ線
に、平行に配列されている。 ［００５６］Ｐ型シリコン基板の表面にはビット線４０
５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０
５ｆ、ワード線４０４ａ、４０４ｂ、４０４ｃ、４０４
ｄ、４０４ｅ等が形成され、Ｙ軸と平行な方向を有する
ワード線４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ、４
０４ｅ、およびＹ軸と直交してＹ軸と平行な方向を有す
るビット線４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ。 ４０５ｅ、４０５ｆはマトリックスを形成している。こ
のようなりＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル４０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０μ
ｍ（ワード線の線幅＋ワード線の間隔）の２倍とビット
線のピッチ幅Ｐ＝１．０μｍ（ビット線の線幅子ビット
線の間隔）の積２．０μｍ２ となる。 ［００５７］本実施例における活性領域（図示せず）の
形状は、第１の実施例、あるいは第２の実施例と同じで
ある。例えば、ワード線４０４ｂとワード線４０４ｃと
の間で隣接する２本のビット線に挟まれた活性領域（ノ
ート拡散領域）表面には、ノートコンタクト孔４０２が
設けられている。電荷蓄積電極４０３はノートコンタク
ト孔４０２を介してノード拡散領域に接続されている。 ［００５８］本実施例における電荷蓄積電極４０３の長
辺の長さは３．４μｍ、短辺の長さは０．３５μｍとな
る。これにより、本実施例の電荷蓄積電極４０３の上面
の面積Ａ３は、 Ａ３＝３．４μｍＸ０．３５μｍ＝１．１９μｍ２とな
る。これの側面の面積Ａ３１１は、Ａ ３１１ ＝２Ｘ
（３，４μｍ＋０．３５μｍ）Ｘｏ、５μｍ２＝３．
７５μｍ２ となる。従って、これの表面積ＡＴ３は、ＡＴ３＝Ａ３
＋Ａ ３＝４．９４μｍ２となる。これより、本実施例
では、従来より約２２％表面積の広い電荷蓄積電極４０
３が得られる。 ［００５９］次に、図１７を用いて、本発明の半導体記
憶装置の第２の態様の構成を説明する。電荷蓄積電極は
、互いに最小加工寸法Ｆの間隔を保ってメモリセルアレ
イ中に稠密配置されている。メモリセルのセルサイズを
Ａｃ とすれば、どのような形状の電荷蓄積電極でも、
隣接する電荷蓄積電極の間隔の面積を含めた電荷蓄積電
極の上面の面積は、Ａｃに等しくなる。本発明の第２の
態様のように、電荷蓄積電極の形状が少なくとも２種類
の矩形を組み合わせた形状である場合において、電荷蓄
積電極の周囲長をＬｐ とする。この間隔は、面積が（
Ｆ／２）２ となる４個の正方形と、短辺がＦ／２の６
個の矩形とから構成されている。６個の矩形の長辺の合
計がＬｐ となる。従って、この間隔の面積は、Ｌｐ
ＸＦ／２＋４Ｘ （Ｆ／２）” ＝Ｌｐ ＸＦ／２＋Ｆ
２・・・（９）となる。従って、電荷蓄積電極の上面の
面積は、ＡＣ−ＬＰｘＦ／２−Ｆ２・・・（１０）とな
る。電荷蓄積電極の膜厚（高さ）がｄであることから、
電荷蓄積電極の表面積ＡＴは、 ＡＴ ＝Ａｃ Ｌｐ ＸＦ／２ Ｆ２＋Ｌｐ Ｘ小
・（１１）となる。通常の形状の電荷蓄積電極で面積が
最大となる場合の表面積はＡＴＯ，周囲長はＬＰＯであ
る。ＡＴＯは、ＡＴＯ＝ＡＣＬＰＯＸＦ／２−Ｆ２＋Ｌ
ｐｏＸｃＬ・・（１２）と表わされる。２種類の矩形を
組み合わせた形状の電荷蓄積電極の表面積ＡＴがＡＴＯ
より以上になるためには、ＡＴ ＡＴＯ＝ （Ｌｐ
ＬＰＯ） （ｄ Ｆ／２）≧Ｏ・ （１３）であ
るから、ＬＰ ≧ＬＰＯ，ｄ≧Ｆ／２となる。すなわち
、ｄがＦ／２以上のときには、ＬｐはＬｐｏより長けれ
ばよいことになる。この結果は本発明の第１の態様の結
果と同じである。 ［００６０１以上の結果をまとめると、次のようになる
。本発明の半導体記憶装置の第２の態様による電荷蓄積
電極の周囲長は、従来の電荷蓄積電極の周囲長に比べて
、長くなる。さらに、電荷蓄積用キャパシタの電荷蓄積
電極の膜厚が最小加工寸法の１／２より厚いならば、本
発明の半導体記憶装置の第２の態様による電荷蓄積電極
の側面の面積の増加は、この上面の面積の減少より上ま
わる。このため、本発明の半導体記憶装置の第２の態様
による電荷蓄積電極の表面積は、従来の電荷蓄積電極の
表面積より増大する。この結果、製造方法の面での新た
な付加をせずに、従来より大きな容量値を有する電荷蓄
積用キャパシタが得られる。 ［００６１１次に、図１８を参照して、第２の態様に基
ずく本発明の第４の実施例を説明する。ワード線に平行
に横方向がＰ、ビット線に平行に縦方向が２Ｐのピッチ
幅で、メモリセル５０１が配列されている。メモリセル
５０１の中心には、ノードコンタクト孔５０２が設けら
れている。 ［００６２］電荷蓄積電極の形状が少なくとも２種類の
矩形を組み合わせた形状であるとすると、その形状はＬ
字型、１字型、Ｓ字型２ｍ字形など多種類のものが存在
するが、基本的にはＬ字形の組み合わせとなる。電荷蓄
積電極が隣接する縦方向のメモリセル間に広がっている
場合の代表例が、電荷蓄積電極５０３Ｂである。このよ
うな場合、電荷蓄積電極５０３Ｂは、２つ、ないしは３
つのメモリセル間に縦に広がっている。電荷蓄積電極が
隣接する横方向のメモリセル間に広がっている場合の代
表例が、電荷蓄積電極５０３Ｃである。この場合にも、
電荷蓄積電極５０３Ｃは、２つ、ないしは３つのメモリ
セル間に横に広がっている。なお、電荷蓄積電極５０３
Ａは、従来の形状の表面積が最大となる電荷蓄積電極で
ある。 ［００６３］次に、これら２つのタイプについて、Ｆの
Ｐに対する許容範囲と、ＦとＬＰ との関係を示す。電
荷蓄積電極５０３Ｂに代表される縦長の場合、Ｆ≦Ｐ／
４．Ｌｐ ＝２Ｘ （５Ｐ−４Ｆ）となる。 電荷蓄積電極５０３Ｃに代表される横長の場合、Ｆ≦Ｐ
／３． ＬＰ ＝８Ｘ （Ｐ−Ｆ）となる。 これらの関係を図示すると図１９に示すようなグラフに
なる。同図において、実線で示した範囲が有効な範囲で
ある。 ［００６４］
【発明の効果】Ｙ軸に平行なワード線とＹ軸に平行なビ
ット線を有し、１つのトランジスタとスタックド型の１
つの電荷蓄積用キャパシタとからなるＤＲＡＭにおいて
、その長辺がＹ軸およびＹ軸と斜交するような矩形によ
り、電荷蓄積用キャパシタの電荷蓄積電極を形成する。 あるいは、おのおのＹ軸およびＹ軸に平行な辺からなる
２種類以上の矩形を無み合わせることにより、電荷蓄積
用キャパシタの電荷蓄積電極を形成する。これにより、
電荷蓄積電極の周囲長が従来の電荷蓄積電極の周囲長よ
り長くなる。この結果、製造条件が同じならば、従来の
ＤＲＡＭより大きな容量値を有する電荷蓄積用キャパシ
タが得られる。特に、電荷蓄積電極の膜厚が最小加工寸
法の１／２より厚く、隣接する電荷蓄積電極の間隔が最
小加工寸法に等しい場合、効果が顕著である。
ット線を有し、１つのトランジスタとスタックド型の１
つの電荷蓄積用キャパシタとからなるＤＲＡＭにおいて
、その長辺がＹ軸およびＹ軸と斜交するような矩形によ
り、電荷蓄積用キャパシタの電荷蓄積電極を形成する。 あるいは、おのおのＹ軸およびＹ軸に平行な辺からなる
２種類以上の矩形を無み合わせることにより、電荷蓄積
用キャパシタの電荷蓄積電極を形成する。これにより、
電荷蓄積電極の周囲長が従来の電荷蓄積電極の周囲長よ
り長くなる。この結果、製造条件が同じならば、従来の
ＤＲＡＭより大きな容量値を有する電荷蓄積用キャパシ
タが得られる。特に、電荷蓄積電極の膜厚が最小加工寸
法の１／２より厚く、隣接する電荷蓄積電極の間隔が最
小加工寸法に等しい場合、効果が顕著である。
【図１】本発明の半導体記憶装置の第１の態様の構成を
説明するための図である。
説明するための図である。
【図２】本発明の半導体記憶装置の第１の態様の構成を
説明するための図であり、電荷蓄積電極の膜厚と表面積
との関係を示すグラフである。
説明するための図であり、電荷蓄積電極の膜厚と表面積
との関係を示すグラフである。
【図３】本発明の半導体記憶装置の第１の態様の構成を
説明するための図であり、最小加工寸法と電荷蓄積電極
の周囲長との関係を示すグラフである。
説明するための図であり、最小加工寸法と電荷蓄積電極
の周囲長との関係を示すグラフである。
【図４】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図５】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図６】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
【図７】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
【図８】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
【図９】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４２図
５における折線ＡＢでの工程順の略断面図である。
【図１０】本発明の第１の実施例に係わる半導体記憶装
置の製造方法を説明するための略断面図であり、図４゜
図５における折線ＡＢでの工程順の略断面図である。
置の製造方法を説明するための略断面図であり、図４゜
図５における折線ＡＢでの工程順の略断面図である。
【図１１】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
【図１２】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
【図１３】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
置の別の製造方法を説明するための略断面図であり、図
４、図５における折線ＡＢでの工程順の略断面図である
。
【図１４】本発明の第２の実施例を説明するための略平
面図である。
面図である。
【図１５】本発明の第２の実施例を説明するための略平
面図である。
面図である。
【図１６】本発明の第３の実施例を説明するための略平
面図である。
面図である。
【図１７】本発明の半導体記憶装置の第２の態様の構成
を説明するための図である。
を説明するための図である。
【図１８】本発明の第４の実施例による電荷蓄積電極の
形状を説明するための図である。
形状を説明するための図である。
【図１９】本発明の第４の実施例を説明するための図で
あり、最小加工寸法と電荷蓄積電極の周囲長との関係を
示すグラフである。
あり、最小加工寸法と電荷蓄積電極の周囲長との関係を
示すグラフである。
【図２０】従来の半導体記憶装置を説明するための略平
面図である。
面図である。
【図２１】従来の半導体記憶装置を説明するための略断
面図であり、図２０における折線ＡＢでの略断面図であ
る。
面図であり、図２０における折線ＡＢでの略断面図であ
る。
１０１．２０１，３０１，４０１，５０１ メモリ
セル １０２．２０２，３０２，４０２，５０２ ノード
コンタクト孔 １０３．２０３，３０３，４０３，５０３Ａ、５０３Ｂ
、５０３Ｃ電荷蓄積電極 １０４．２０４，３０４，４０４ ワード線１０５
．２０５，３０５，４０５ ビット線１０６．２０
６ ビット拡散領域 １０７．２０７ ノート拡散領域 １０８．２０８，３０８ ビットコンタクト孔１０
９．２０９，３０９ 活性領域１１０．２１０
容量絶縁膜 １１１．２１１ セルプレート電極１１２．２１２
Ｐ型シリコン基板１１３．２１３ 絶縁膜 ２１４ ＢＰＳＧ膜 ２１５ スペーサ
セル １０２．２０２，３０２，４０２，５０２ ノード
コンタクト孔 １０３．２０３，３０３，４０３，５０３Ａ、５０３Ｂ
、５０３Ｃ電荷蓄積電極 １０４．２０４，３０４，４０４ ワード線１０５
．２０５，３０５，４０５ ビット線１０６．２０
６ ビット拡散領域 １０７．２０７ ノート拡散領域 １０８．２０８，３０８ ビットコンタクト孔１０
９．２０９，３０９ 活性領域１１０．２１０
容量絶縁膜 １１１．２１１ セルプレート電極１１２．２１２
Ｐ型シリコン基板１１３．２１３ 絶縁膜 ２１４ ＢＰＳＧ膜 ２１５ スペーサ
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図２０】
【図１６】
【図１８】
【図１９】
【図２１】
Claims (18)
- 【請求項１】 シリコン基板表面に形成された１つのト
ランジスタとスタックド型の１つの電荷蓄積用キャパシ
タとからなるメモリセルと、前記シリコン基板表面に形
成されたＹ軸に平行な方向を有するワード線と、前記Ｙ
軸と直交するＹ軸に平行な方向を有するビット線と、を
有するＤＲＡＭにおいて、リソグラフィー技術における
最小加工寸法の１／２より厚い膜厚を持つ前記電荷蓄積
用キャパシタの電荷蓄積電極を有し、前記電荷蓄積電極
の前記シリコン基板表面へ射影した形状が、矩形の形状
を有し、Ｙ軸、およびＹ軸に斜交する前記矩形の長辺を
有することを特徴とする半導体記憶装置。 - 【請求項２】 隣接する前記電荷蓄積電極の間隔が、前
記最小加工寸法であることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記ワード線の配線ピッチ幅が、前記ビ
ット線の配線ピッチ幅と等しいことを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項４】 前記ワード線の配線ピッチ幅が、前記ビ
ット線の配線ピッチ幅と等しいことを特徴とする請求項
２記載の半導体記憶装置。 - 【請求項５】 前記矩形の前記長辺が、第１番目の前記
ビット線、第１＋１番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記矩形の前記長辺が、第１番目の前記
ビット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項７】 前記矩形の前記長辺が、第１番目の前記
ビット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋４番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項８】 前記矩形の前記長辺が、第１番目の前記
ビット線、第１＋１番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋４番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項９】 前記矩形の前記長辺が、第１番目の前記
ビット線、第ｉ＋２番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項１０】 前記矩形の前記長辺が、第１番目の
前記ビット線、第ｉ＋２番目の前記ビット線、第ｊ番目
の前記ワード線、および第ｊ＋２番目の前記ワード線に
より構成される矩形の対角線の一方、もしくは他方に平
行であることを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項１１】 前記矩形の前記長辺が、第１番目の
前記ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目
の前記ワード線、および第ｊ＋２番目の前記ワード線に
より構成される矩形の対角線の一方、もしくは他方に平
行であることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項１２】 前記矩形の前記長辺が、第１番目の
前記ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目
の前記ワード線、および第ｊ＋２番目の前記ワード線に
より構成される矩形の対角線の一方、もしくは他方に平
行であることを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項１３】 前記矩形の前記長辺が、第１番目の
前記ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目
の前記ワード線、および第ｊ＋４番目の前記ワード線に
より構成される矩形の対角線の一方、もしくは他方に平
行であることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項１４】 前記矩形の前記長辺が、第１番目の
前記ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目
の前記ワード線、および第ｊ＋４番目の前記ワード線に
より構成される矩形の対角線の一方、もしくは他方に平
行であることを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項１５】 シリコン基板表面に形成された１つ
のトランジスタとスタックド型の１つの電荷蓄積用キャ
パシタとからなるメモリセルと、前記シリコン基板表面
に形成されたＹ軸に平行な方向を有するワード線と、前
記Ｙ軸と直交するＹ軸に平行な方向を有するビット線と
、を有するＤＲＡＭにおいて、リソグラフィー技術にお
ける最小加工寸法の１／２より厚い膜厚を持つ前記電荷
蓄積用キャパシタの電荷蓄積電極を有し、前記電荷蓄積
電極の前記シリコン基板表面へ射影した形状が、前記Ｙ
軸、および前記Ｙ軸に平行な少なくとも２つの矩形の組
み合わせからなることを特徴とする半導体記憶装置。 - 【請求項１６】 隣接する前記電荷蓄積電極の間隔が
、前記最小加工寸法であることを特徴とする請求項１５
記載の半導体記憶装置。 - 【請求項１７】 前記ワード線の配線ピッチ幅が、前
記ビット線の配線ピッチ幅と等しいことを特徴とする請
求項１５記載の半導体記憶装置。 - 【請求項１８】 前記ワード線の配線ピッチ幅が、前
記ビット線の配線ピッチ幅と等しいことを特徴とする請
求項１６記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021998A JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-46153 | 1990-02-26 | ||
| JP4615390 | 1990-02-26 | ||
| JP3021998A JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211164A true JPH04211164A (ja) | 1992-08-03 |
| JP3013458B2 JP3013458B2 (ja) | 2000-02-28 |
Family
ID=26359158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021998A Expired - Lifetime JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013458B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185120B1 (en) | 1998-04-09 | 2001-02-06 | Nec Corporation | Semiconductor memory device |
| KR100555564B1 (ko) * | 2004-03-31 | 2006-03-03 | 삼성전자주식회사 | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 |
-
1991
- 1991-02-15 JP JP3021998A patent/JP3013458B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185120B1 (en) | 1998-04-09 | 2001-02-06 | Nec Corporation | Semiconductor memory device |
| KR100555564B1 (ko) * | 2004-03-31 | 2006-03-03 | 삼성전자주식회사 | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013458B2 (ja) | 2000-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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