JPH04209041A - データローディング装置 - Google Patents

データローディング装置

Info

Publication number
JPH04209041A
JPH04209041A JP2311985A JP31198590A JPH04209041A JP H04209041 A JPH04209041 A JP H04209041A JP 2311985 A JP2311985 A JP 2311985A JP 31198590 A JP31198590 A JP 31198590A JP H04209041 A JPH04209041 A JP H04209041A
Authority
JP
Japan
Prior art keywords
data
cache memory
terminal
signal
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2311985A
Other languages
English (en)
Inventor
Mioji Tsumura
津村 三百次
Shinnosuke Taniguchi
谷口 眞之輔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricos Co Ltd
Original Assignee
Ricos Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricos Co Ltd filed Critical Ricos Co Ltd
Priority to JP2311985A priority Critical patent/JPH04209041A/ja
Priority to TW80107365A priority patent/TW208746B/zh
Priority to DE1991619546 priority patent/DE69119546T2/de
Priority to EP19910117754 priority patent/EP0485759B1/en
Publication of JPH04209041A publication Critical patent/JPH04209041A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12Replacement control
    • G06F12/121Replacement control using replacement algorithms
    • G06F12/122Replacement control using replacement algorithms of the least frequently used [LFU] type, e.g. with individual count value
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Information Transfer Between Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、端末からの読み出し要求に応じてデータベー
スからデータを読み出し、このデータを端末に伝送する
データローディング装置に関する。
〔従来の技術〕
従来、例えばデータを利用するためのシステムとして、
例えば磁気記憶装置に格納されたデータベースと、端末
と、これらデータベースと端末とを接続するデータロー
ディング装置とを備え、端末からの読み出し要求に応じ
てデータベースからデータを読み出し、このデータを端
末に伝送するようにしたものが一般的である。
〔発明が解決しようとする課題〕
しかし、このようなシステムでは、データベースからデ
ータを読み出して端末に伝送する間に成る程度の時間を
要し、この待ち時間が端末利用者には結構長(感じられ
るものであった。
ところで、磁気記憶装置によれば低コストで大容量のデ
ータベースを構築できるという利点がある反面、データ
の読み書きに要する時間、つまりローディング時間が長
いという欠点がある。
本発明はこのような点に着目してなされたものであり、
その目的とするところは、磁気記憶装置よりもローディ
ング時間の短いキャッシュメモリに読み出し頻度の高い
データを記憶させておき、端末からの読み出し要求に応
じてキャッシュメモリからデータを読み出して端末での
待ち時間を可及的に短くすることにある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明の講じた解決手段は、
第1図に示すように、端末2からの読み出し要求に応じ
て磁気記憶装置に格納されたデータベース1からデータ
を読み出し、このデータを端末2に伝送するデータロー
ディング装置を前提とする。そして、これに対し、キャ
ッシュメモリ3と、端末2からの読み出し要求を受け、
キャッシュメモリ3にデータが有るときはキャッシュメ
モリ3からデータを読み出して端末2に伝送すると共に
データの読み出し頻度を更新する第1制御手段4と、第
1制御手段4の出力を受け、キャッシュメモリ3にデー
タが無いときはデータベース1からデータを読み出して
端末2に伝送する第2制御手段5と、データ更新時にキ
ャッシュメモリ3をクリアし、読み出し頻度の多い順に
データベース1からデータを読み出してキャッシュメモ
リ3に書き込む更新制御手段6とを備える構成としたも
のである。
〔作   用〕
上記の構成により、本発明では、端末2から読み出し要
求が出ると、第1制御手段4の制御によりキャッシュメ
モリ3にデータが有るときはキャッシュメモリ3からデ
ータを読み出して端末2に伝送すると共にデータの読み
出し頻度を更新する。
その場合、キャッシュメモリ3の方が磁気記憶装置より
もローディング時間が短いので、このようにキャッシュ
メモリ3からデータを読み出すことで端末2での待ち時
間が短くなる。
一方、キャッシュメモリ3にデータが無いときは、第2
制御手段5の制御によりデータベース1からデータを読
み出して端末2に伝送する。
また、データ更新時には、更新制御手段6によってキャ
ッシュメモリ3をクリアし、読み出し頻度の多い順にデ
ータベース1からデータを読み出してキャッシュメモリ
3に書き込む。
このことにより、キャッシュメモリ3には常に読み出し
頻度の高いデータが記憶されるので、キャッシュメモリ
3からのデータ読み出しが多くなって待ち時間短縮化の
実効が上がる。
〔実 施 例〕
以下、本発明の実施例を図面に基づいて詳細に説明する
第2図は実施例のデータローディング装置を備えたデー
タ検索システムを示す。同図において1は磁気記憶装置
に格納されたデータベース、2は端末、3は半導体メモ
リよりなるキャッシュメモリであって、端末2から特定
ファイルのデータの読み出し要求があると、キャッシュ
メモリ3またはデータベース1に記憶したデータの中が
ら該当するデータを読み出し、このデータを端末2に伝
送するようにしている。なお、データベースは光磁気記
憶装置に格納するようにしてもよい。
また、11はデータベース1からのデータの読み取り等
を制御するデータベース制御器、12はデータベース1
およびデータベース制御器11に接続されたコマンド送
受信機であって、このコマンド送受信機11によりデー
タベース1およびデータベース制御器12の命令が変換
される。さらに13はキャッシュメモリ3に接続され、
キャッシュメモリ3からのデータの読み取り等を制御す
るキャッシュメモリ制御器である。
ここで、データベース1は一つであるが端末2は複数 
が並列的に設けられており、これに対応してコマンド送
受信機11から端末側の一連の機器群3,11,12.
13・・・も各端末毎に設けられている。
次に、端末2からの出力信号および端末2への入力信号
を説明する。
■データ(入出力信号) 出力信号はリクエストデータ(読み出したいデータの番
号)であり、入力信号は読み出されたデータである。
■書き込み信号(出力信号) リクエストデータをデータベース制御器11およびキャ
ッシュメモリ制御器に書き込むよう指示する。
■読み出し信号(入力信号) データの読み出しタイミングを与える。
■終了信号(入力信号) データの読み出しが終了したことを通知する。
■エラー信号(入力信号) データの読み出しに失敗したことを通知する。
■更新処理中信号(入力信号) キャッシュメモリ3がデータの更新処理中であることを
通知する。
■更新保留信号(出力信号) キャッシュメモリ3がデータの更新処理を保留すること
を通知する。
次に、データベース制御器11からの出力信号およびデ
ータベース制御器11への入力信号を説明する。
■ストップ信号(入力信号) データベース1からのデータの読み出しを中断するよう
指示する。
■読み出し信号(入力信号) 番号ボートに示された番号のデータを読み出すよう指示
する0番号ポートには端末2から読み出したいデータの
番号が読み込まれている。
そして読み出したデータはデータボートに出力される。
■ソート信号(入力信号) 使用頻度の順にソーティングしてデータを読み出すよう
指示する。ソート信号を受けると、番号ボートに現在読
み出しているデータの番号が出力される。
■頻度更新信号(入力信号) 番号ボートにセントされた番号の使用頻度データを更新
するよう指示する。
■レディ信号(出力信号) データベース1から読み出したデータを外部から読み込
むときのタイミングを示す。上記端末2への読み出し信
号はデータが1バイトずつ読み出される毎に出力される
■エラー信号(出力信号) データの読み出しに失敗したことを通知する。
■終了信号(出力信号) データの読み出しに成功し、データを全て読み出したこ
とを通知する。
次に、キャッシュメモリ制御器13からの出力信号およ
びキャッシュメモリ制御器13への入力信号を説明する
■読み出し信号(入力信号) 番号ボートに示された番号のデータを読み出すよう指示
する0番号ボートには端末2から番号が読み込まれてい
る。読み出したデータはデータボートに出力される。
■書き込み信号(入力信号) データボートにセットされたデータを番号ボートにセッ
トされた番号のデータとしてキャラ1シエメモリ3に書
き込むことを指示する。信号は1バイト書き込む毎に入
力される。
■全クリア信号(入力信号) キャッシュメモリ3の全てのデータをクリアするよう指
示する。
■クリア信号(入力信号) 番号ボートに示された番号のデータをクリアするよう指
示する。
■レディ信号(出力信号) キャッシュメモリ3から読み出したデータを外部から読
み込むときのタイミングを示す。上記端末2への読み出
し信号はデータが1バイトずつ読み出される毎に出力さ
れる。
■エラー信号(出力信号) キャッシュメモリ3に、要求されたデータが無いことを
通知する。
■終了信号(出力信号) 要求されたデータの読み出しに成功し、データを全て読
み出したことを通知する。
加えて、第2図において14はタイマ部であって、この
タイマ部14はキャッシュメモリ3の更新処理を起動さ
せるべく定期的にパルスを発生する。ただし端末2から
更新保留信号を入力すると、この更新保留信号が無くな
るまでパルスの発生を待機する。なお、端末2からのリ
セット信号がタイマ部14のフリップフロップにリセッ
ト入力として入力される。
また、15はフリップフロップである。上記タイマ部1
4のパルスはフリップフロップ15にセット入力として
入力されると共に、データベース制御器11にソート信
号として入力され、またキャッシュメモリ制御器13に
全クリア信号として入力される。さらに端末2からのリ
セット信号がフリップフロップ15にリセット入力とし
て入力される。フリップフロップ15の出力Qは端末2
への更新処理中信号になる。
端末2のデータ入出力線は、端末2への読み出し信号を
受けて切り換わる第1スイツチ21の切換接点に接続さ
れている。この第1スイツチ21の常閉側接点はデータ
ベース制御器11およびキャッシュメモリ制御器13の
番号ポートに接続され、その途中には番号抽出器16と
、フリ、7プフロソプ15の出力Qを受けて切り換わる
常閉の第2スイツチ22とが設けられている。番号抽出
器16は端末2からの書き込み信号を受けると端末2か
らのリクエストデータを読み込んで番号を取得し、この
番号をデータベース制御器11およびキャッシュメモリ
制御器13の番号ポートにセットするものである。番号
抽出器16はキャッシュメモリ制御器13へ読み出し信
号を出力する。
また第1スイツチ21の常開側接点はキャッシュメモリ
制御器13のレディ信号を受けて切り換わる第3スイツ
チ23の切換接点に接続されている。この第3スイツチ
23の常閉側接点はデータベース制御器11のデータポ
ートに、常開側接点はキャッシュメモリ制御器13のデ
ータポートにそれぞれ接続されている。またデータベー
ス制御器11およびキャッシュメモリ制御器13のデー
タポートは、フリップフロップ15の出力Qを受けて切
り換わる常開の第4スイツチ24を介して接続されてい
る。
データベース制御器11のレディ信号は、フリップフロ
ップ15の出力Qを受けて切り換わる第5スイツチ25
の切換接点に入力される。第5スイツチ25の常閉側接
点の信号とキャッシュメモリ制御器13のレディ信号と
の論理和をとり、この出力とフリップフロップ15の出
力Qバーとの論理積をとると端末2への読み出し信号に
なる。
一方、第5スイツチ25の常開側接点の信号はキャッシ
ュメモリ制御器13への書き込み信号になる。
キャッシュメモリ制御器13のエラー信号は、フリップ
フロップ15の出力Qを受けて切り換わる第6スイソチ
26の切換接点に入力される。第6スイツチ26の常閉
側接点の信号はデータベース制御器11への読み出し信
号になる。一方、第6スイツチ26の常開側接点の信号
はデータベース制御器11へのストップ信号およびキャ
ッシュメモリ制御器13へのクリア信号になり、またフ
リップフロップ15へのリセット信号になる。
データベース制御器11のエラー信号と、フリップフロ
ップ15の出力Qバーとの論理積をとると端末2へのエ
ラー信号になる。
データベース制御器11の終了信号と、キャッシュメモ
リ制御器13の終了信号との論理和をとり、この出力と
フリップフロップ15の出力Qバーとの論理積をとると
端末2への終了信号およびデータベース制御器11への
頻度更新信号になる。
次に、このデータ検索システムの作動を第3図のフロー
により説明する。システムの動作モードには、データを
読み出すメディア選択モードと、キャッシュメモリ3の
データを更新するキャッシュ更新モードとがある。まず
ステップs1でメディア選択モードにあるか否かを判定
し、メディア選択モードにあるときはステップs2でリ
クエストデータを読み込む。すなわち、端末2に、成る
番号のデータにつき読み出し要求があると、これと同時
に与えられる書き込み信号のタイミングでもってリクエ
ストデータを番号抽出器16に読み込む。ステップS3
では番号抽出器16でリクエストデータから番号を解析
し、この番号を第2スイッチ22を介してデータベース
制御器11およびキャッシュメモリ制御器13の番号ボ
ートに出力する。そして、番号抽出器16は番号の出力
後にキャッシュメモリ制御器13に読み出し信号を出力
し、ステップS4でキャッシュメモリ制御器13により
キャッシュメモリ3でデータをサーチし、ステップS5
でキャッシュメモリ3にデータがあるか否かを判定する
キャッシュメモリ3にデータがあればステップS6に進
み、キャッシュメモリ制御器13によりキャッシュメモ
リ3からデータを1バイトずつ読み出す。このデータは
、キャッシュメモリ制御器13のデータポートに出力さ
れ、レディ信号により切り換わった第3スイツチ23お
よび第1スイツチ21を介して端末2に出力される。そ
してレディ信号が読み出し信号として端末2に出力され
て次の1バイトが読み出され、以下これが繰り返される
データを全て読み出すと、ステップS7で読み出しを終
了すると共に読み出し頻度を更新して終了する。すなわ
ち、読み出しを終了するとキャッシュメモリ制御器13
は終了信号を出力し、終了信号を受けた端末2はメディ
ア選択モードの処理を終了する。また上記終了信号は軟
度更新信号になってデータベース制御器11の読み出し
頻度を更新する。
一方、ステップS5でキャッシュメモリ3にデータがな
いと判定したときはステップS8に進み、データベース
制御器11によりデータベース1でデータをサーチする
。すなわち、キャッシュメモリ制御器13はエラー信号
を出力し、このエラー信号は第6スイツチ26を介して
読み出し信号としてデータベース制御器11に出力され
、データベース制御器11はデータベース1でデータを
サーチする。そしてステップS9でデータベース1にデ
ータがあるか否かを判定する。
データベースlにデータがあればステップSIOに進み
、データベース制御器11によりデータベース1からデ
ータを1バイトずつ読み出す、このデータはデータベー
ス制御器11のデータポートに出力され、レディ信号に
より切り換わった第3スイツチ23および第1スイツチ
21を介して端末2に出力される。そしてレディ信号が
読み出し信号として端末2に出力されて次の1バイトが
読み出され、以下これが繰り返される。
データを全て読み出すと、ステップSllで読み出しを
終了すると共に読み出し頻度を更新して終了する。すな
わち、読み出しを終了するとデータベース制御器11は
終了信号を出力し、終了信号を受けた端末2はメディア
選択モードの処理を終了する。また上記終了信号は頻度
更新信号になってデータベース制御器11の読み出し頻
度を更新する。
またデータベース1にデータがなくステップS9でNO
と判定されると、ステップS12でデータベース制御器
11から端末2にエラー信号が出力されてエラーが通知
され、メディア選択モードの処理を終了する。
一方、メディア選択モードになくキャッシュ更新モード
にあってステップS1での判定がNoのときにはステッ
プ313に進んでキャッシュメモリ制御器13によりキ
ャッシュメモリ3のデータをクリアする。すなわち、更
新保留信号が発生しないままタイマ部14からパルスが
発生すると、このパルスがフリップフロップ15の出力
Qをセントして端末2に更新処理中信号を出力し、また
第2、第4、第5、第6スイツチ22.24゜25.2
6を通常位置以外に切り換える。そして上記パルスは全
クリア信号としてキャッシュメモリ制御器13へ入力し
、キャッシュメモリ3のデータを全てクリアする。同時
にパルスはソート信号としてデータベース制御器11へ
入力する。
そして、ステップS14でデータベース制御器11によ
りデータベース1からキャッシュメモリ制御器13へ使
用頻度の高い順にデータの読み出しを開始する。読み出
し中の番号はデータベース制御器11の番号ボートに出
力され、ここからキャッシュメモリ制御器13の番号ボ
ートに送られる。また、読み出したデータはデータベー
ス制御器11のデータポートに出力され、ここから第4
スイッチ24を介してキャッシュメモリ制御器13のデ
ータポートに送られる。
次にステップS15でキャッシュメモリ制御器13によ
りキャッシュメモリ3にデータを書き込む。すなわち、
データベース制御器11はデータを1バイト読み出すご
とにレディ信号を出力するが、このレディ信号は第5ス
イツチ25を介してキャッシュメモリ制御器13へ書き
込み信号として入力する。キャッシュメモリ制御器13
はこの書き込み信号のタイミングでデータをキャッシュ
メモリ3に書き込む。
そしてステップS16でキャッシュメモリ3の残り容量
を確認し、残っていればステップS14に戻ってデータ
の読み出し及び書き込みを続ける一方、残り容量が無く
なるとキャッシュメモリ制御器13からエラー信号を出
力する。
次いで、ステップS17で上記エラー信号は第6スイツ
チ26を介してキャツシュメモリ制御器13ヘクリア信
号として入力し、キャッシュメモリ制御器13は最終読
み出しデータをクリアする。
これにより不完全なデータの入力を防止する。
そして、ステップ318で上記エラー信号はデータベー
ス制御器11にストップ信号として入力し、データベー
ス1からのデータの読み出しを中断する。同時に上記エ
ラー信号はフリップフロップ15にリセット入力として
入力し、これによって更新処理中信号が解除され、また
第2、第4、第5、第6スイツチ22,24,25.2
6を通常位置に切り換える。そしてキャッシュ更新モー
ドの処理を終了する。
以上のフローにおいて、ステップ81〜S7により、端
末2からの読み出し要求を受け、キャッシュメモリ3に
データが有るときはキャッシュメモリ3からデータを読
み出して端末2に伝送すると共にデータの読み出し頻度
を更新する第1制御手段4を構成している。
またステップ88〜S12により、第1制御手段4の出
力を受け、キャッシュメモリ3にデータが無いときはデ
ータベース1からデータを読み出して端末2に伝送する
第2制御手段5を構成している。
さらにステップ313〜31Bにより、データ更新時に
キャッシュメモリ3をクリアし、読み出し頻度の多い順
にデータベース1からデータを読み出してキャッシュメ
モリ3に書き込む更新制御手段6を構成している。
したがって、この実施例によれば、端末2から読み出し
要求が出ると、第1制御手段4の制御によりキャッシュ
メモリ3にデータが有るときはキャッシュメモリ3から
データを読み出して端末2に伝送すると共にデータの読
み出し頻度を更新する。
その場合、半導体メモリの方が磁気記憶装置よりもロー
ディング時間が短いので、このようにキャッシュメモリ
3からデータを読み出すことで端末2での待ち時間が短
くなる。
一方、キャッシュメモリ3にデータが無いときは、第2
制御手段5の制御によりデータベース1からデータを読
み出して端末2に伝送する。
また、データ更新時には、更新制御手段6によってキャ
ッシュメモリ3をクリアし、読み出し頻度の多い順にデ
ータベース1からデータを読み出してキャッシュメモリ
3に書き込む。
このことにより、キャッシュメモリ3には常に読み出し
頻度の高いデータが記憶されるので、キャッシュメモリ
3からのデータ読み出しが多くなって待ち時間短縮化の
実効が上がる。
また、読み出し頻度の多いデータを各端末2ごとにキャ
ッシュメモリ3に記憶しているので、複数の端末2から
同一データについて読み出し要求が同時に出ても、デー
タベース1でデータ読み出しが競合する事態を防止でき
、この面でも待ち時間を短縮化できる。
なお、実施例で扱うデータであるが、例えばMIDIデ
ータが考えられるが、これに限定されるものではない。
〔発明の効果〕
以上説明したように、本発明のデータローディング装置
によれば、キャッシュメモリにデータが有るときはキャ
ッシュメモリからデータを読み出して端末に伝送すると
共にデータの読み出し穎度を更新する一方、キャッシュ
メモリにデータが無いときはデータベースからデータを
読み出して端末に伝送し、またキャッシュメモリのデー
タを読み出し顧度の多いデータに更新していくので、磁
気記憶装置によるデータベースを利用しながら、ローデ
ィング時間を短くして端末での待ち時間を短縮できる。
【図面の簡単な説明】
第1図は本発明の構成を示すブロック図である。 第2図は実施例の構成を示すブロック図、第3図は実施
例の作動を示すフローチャート図である。 なお、図中1・・・データベース、2・・・端末、3・
・・キャッシュメモリ、4・・・第1制御手段、5・・
・第2制御手段、6・・・更新制御手段。 以   上

Claims (1)

  1. 【特許請求の範囲】 1、端末からの読み出し要求に応じて磁気記憶装置に格
    納されたデータベースからデータを読み出し、このデー
    タを端末に伝送するデータローディング装置において、 キャッシュメモリと、 端末からの読み出し要求を受け、キャッシュメモリにデ
    ータが有るときはキャッシュメモリからデータを読み出
    して端末に伝送すると共にデータの読み出し頻度を更新
    する第1制御手段と、第1制御手段の出力を受け、キャ
    ッシュメモリにデータが無いときはデータベースからデ
    ータを読み出して端末に伝送する第2制御手段と、デー
    タ更新時にキャッシュメモリをクリアし、読み出し頻度
    の多い順にデータベースからデータを読み出してキャッ
    シュメモリに書き込む更新制御手段とを備えたことを特
    徴とするデータローディング装置。
JP2311985A 1990-11-16 1990-11-16 データローディング装置 Pending JPH04209041A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2311985A JPH04209041A (ja) 1990-11-16 1990-11-16 データローディング装置
TW80107365A TW208746B (ja) 1990-11-16 1991-09-17
DE1991619546 DE69119546T2 (de) 1990-11-16 1991-10-17 Datenladevorrichtung mit Cache-Speicher
EP19910117754 EP0485759B1 (en) 1990-11-16 1991-10-17 Data loading device with cache memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2311985A JPH04209041A (ja) 1990-11-16 1990-11-16 データローディング装置

Publications (1)

Publication Number Publication Date
JPH04209041A true JPH04209041A (ja) 1992-07-30

Family

ID=18023814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2311985A Pending JPH04209041A (ja) 1990-11-16 1990-11-16 データローディング装置

Country Status (4)

Country Link
EP (1) EP0485759B1 (ja)
JP (1) JPH04209041A (ja)
DE (1) DE69119546T2 (ja)
TW (1) TW208746B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI526966B (zh) 2013-11-25 2016-03-21 財團法人資訊工業策進會 資料處理裝置及資料處理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59220853A (ja) * 1983-05-27 1984-12-12 Toshiba Corp デイスクキヤツシユシステム
JPS60140446A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 記憶階層制御方式
JPH01307833A (ja) * 1988-06-06 1989-12-12 Nec Corp 知識のプリロードによる推論の処理方式

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0309994A3 (en) * 1987-09-28 1990-08-22 Compaq Computer Corporation Method and apparatus for implementing memory coherency
US5253351A (en) * 1988-08-11 1993-10-12 Hitachi, Ltd. Memory controller with a cache memory and control method of cache memory including steps of determining memory access threshold values

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59220853A (ja) * 1983-05-27 1984-12-12 Toshiba Corp デイスクキヤツシユシステム
JPS60140446A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 記憶階層制御方式
JPH01307833A (ja) * 1988-06-06 1989-12-12 Nec Corp 知識のプリロードによる推論の処理方式

Also Published As

Publication number Publication date
DE69119546D1 (de) 1996-06-20
DE69119546T2 (de) 1996-09-19
TW208746B (ja) 1993-07-01
EP0485759A2 (en) 1992-05-20
EP0485759A3 (en) 1993-06-02
EP0485759B1 (en) 1996-05-15

Similar Documents

Publication Publication Date Title
JPH0146892B2 (ja)
JPS58154054A (ja) 外部記憶装置制御用回路
JPH0264839A (ja) チャネル装置
JPH04209041A (ja) データローディング装置
JP3260399B2 (ja) 非同期i/oダイナミックプライオリティチェンジ方式
JPH05282107A (ja) 外部記憶装置
JPS6017552A (ja) デ−タ転送制御回路
JPS63229558A (ja) 直列信号インタフエ−スによるデ−タ転送装置
JPS63168720A (ja) メモリバツフア装置
JPH05216750A (ja) データ処理システム
JPH10320253A (ja) バックアップシステムおよび記録媒体
JPS6057095B2 (ja) 記憶装置
JPH05120113A (ja) 記憶制御方式
JPS6294042A (ja) 通信制御装置
JPH04160446A (ja) マルチポートメモリ
JPH0736739A (ja) データ処理装置
JPS6075160A (ja) 呼記録情報検索方式
JPH05233521A (ja) プロセッサー結合装置
JPH0713921A (ja) Dmaコントローラ装置
JP2001195298A (ja) 不揮発メモリ書込方法
JPH01319845A (ja) 情報転送方式
JPH0683751A (ja) 外部記憶制御システム
JPH0298764A (ja) ファイルデータ転送制御方式
JPS6269752A (ja) デ−タ通信装置
JPS6236268B2 (ja)