JPH04208538A - 電荷結合素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電荷結合素子（ＣＣＤ）に関し、さらに詳
しくは並列に入力される電荷を直列に振り分けて出力す
る電荷結合素子に関するものである。

〔従来の技術〕

近年、アナログメモリ、固体撮像素子、遅延線などＣＣ
Ｄを用いた素子構成が盛んに開発されており、これらの
素子構成については比較的小さなチンプ上にあって、い
かに多くの段数をもったＣＣＤを組みこむかが設計上の
重要な課題とされ、特に転送する電荷を並列に入力して
直列に出力する、いわゆるパラレル／シリアル変換部の
構成が高集積化に際しての問題点になっていた。

しかし、このような構成上の問題点を解決するために最
近に至って直列転送用ＣＣＤ　（シリアル転送用ＣＣＤ
）を複数本設けることにより、そのピノ千間隔を緩和し
、結果的に素子構成の高集積化を図れるようにしたもの
が提案されている。

第２０図はこの構成をインターライン転送方式による固
体撮像素子に適用した場合でのＣＣＤの平面パターンで
ある。このＣＣＤは、例えば特公昭５３−３５４３７号
公報（特願昭５１−１０４３３６号）、あるいはｒＨＤ
ＴＶカメラシステム用Ａ　２ミリオンピクセルＦ　ＩＴ
−ＣＣＤイメージセンサ」、アイ・ニス・ニス・シー・
シーの技術論文ダイジェスト　２１４〜２１５頁、１９
９０年じＡ　２　Ｍｉｌｌｉｏｎ　Ｐｉｘｅｌ　ＦＩＴ
−ＣＣＤ　Ｉｍａｇｅ　５ｅｎｓ。

ｒ　ｆｏｒ　ＨＤＴＶ　Ｃａｍｅｒａ　Ｓｙｓｔｅｍ”
、ｌ５ＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ
　ＰＡＰＥＲ５，ｌ）ｐ、２１４−２１５．Ｆｅｂ、１
９９０）に記載されている。

ここで、この種の固体撮像素子においては、−般に、シ
リアル転送用ＣＣＤを水平ＣＣＤ、パラレル転送用ＣＣ
Ｄを垂直ＣＣＤを呼ぶので、次の説明ではこの名称を用
いることとし、またＣＣＤの種類は全て埋め込みチャネ
ル型とする。

第２０図の従来構成例において、■は二次元的に配列さ
れたフォトダイオード、２は垂直チャネルにあたる垂直
ＣＣＤチャネル３にフォトダイオード１から電荷を転送
するための転送ゲート、４は垂直ＣＣＤチャネル３の最
終電極であって、端子φＶＬに接続されている。なお、
上記垂直ＣＣＤチャネル３には最終電極４以外に転送電
極が設けられているが、この図では省略した。

また、５は第１の水平チャネルにあたる水平ＣＣＤチャ
ネル、６は第２の水平チャ名ルにあたる水平ＣＣＤチャ
ネル、７〜１０は水平ＣＣＤの転送電極であって、ｉｉ
＆７．８及び電極９．１０は各々端子Ｈ１及びＨ２に接
続されており、かつ電極８．１０下のポテンシャルは電
極７．９のそれよりも浅く設定され、これらの水平ＣＣ
Ｄチャネル５，６によって、いわゆる２相駆動力式のＣ
ＯＤを形成している。

さらに、１１は水平ＣＣＤチャネル５から水平ＣＣＤチ
ャネル６への電荷転送を制御するだめの制御ゲートであ
って、端子ＨＴに接続されており、１５は制御ゲート電
極１１の下層の転送チャネルを示している。

すなわち、第２０図に示す固体撮像素子の例では、垂直
ＣＣＤチャネル３から転送されてくる電荷を１列おきに
各水平ＣＣＤチャネル５．６に振り分けることによって
水平ＣＣＤのピッチ間隔Ｐｃを画素ピンチ間隔Ｐ、とじ
、画素数の増加に伴う水平ＣＣＤのピッチ間隔の減少を
緩和するようにししているのである。

次に第２０図の構成による固体撮像素子において、その
電荷の振り分は動作を第２１図及び第２２図について述
べる。

第２１図は、電荷の振り分は時に第２０図の構成での各
端子に印加されるクロックパルスを示すタイムチャート
であり、同図（ａ）〜（（１）で示すパルスは、各々端
子φ、、、Ｈ１，ＨＴ、Ｈ２に印加される。

また、第２２図は第２０図のｘｎ−ｘｎ線断面図であり
、各時刻ｔ１〜ｔ５（第２２図（ｂ）〜（ｆ））におけ
るポテンシャルの変化と信号電荷（図中、斜線で表示す
るもの）の動きとを模式的に示した説明図で、第２２図
（ａ）は電極４，９．１１．７及び端子φＶＬ＋　　Ｈ
２，ＨＴ、Ｈｌを示す。

次に動作について説明する。

まず、時刻ｔ１において、各端子φ９い　Ｈｌ。

Ｈ２に印加されるクロックパルスはすべて「Ｈ」レベル
となり、垂直ＣＣＤチャネル３から水平ＣＣＤチャネル
５の電極７．９下に電荷が転送され、これらの各電荷は
、電極８，１０で形成されるポテンシャルバリアのため
に水平ＣＯＤチャネル５の中で分離状態になる。ついで
、時刻ｔ２になると、端子ＨＴが「Ｈ」レベルとなり、
水平ＣＣＤチャネル５の電極９下に転送された電荷が、
制御ゲート電極１１下の転送チャネル１５に転送される
。さらに時刻ｔ３には各端子Ｈ１，Ｈ２が「Ｌ」レベル
となり、この電荷が制御ゲート電極１１下に保持される
。そして、時刻ｔ４になると、再度端子Ｈ１がｒＨ」レ
ベルとなり、制御ゲート電極ｌｌ下の転送チャネル１５
内の電荷が、水平ＣＣＤチャネル６の電極７下に転送さ
れ、時刻ｔ５にはその転送が完了する。この間、水平Ｃ
ＣＤチャネル５の電極７下に転送された電荷は、その場
所から移動することがない。すなわちこのようにして第
２０図に示す構成では垂直ＣＣＤチャネル３から転送さ
れてくる電荷を１列おきに水平チャネル５．６の電極７
下へ振り分は得るのである。

なお、転送が完了した電荷は時刻ｔ６（第２１図参照）
以降に水平ＣＣＤチャネル５．６の電極に印加される２
相クロツクにより水平ＣＣＤチャふル５，６内で左方向
に転送されて図示しない出力部から出力される。

〔発明が解決しようとする課題〕

従来の電荷結合素子は以上のように構成されており、こ
の第２０図に示す電荷結合素子の各電極７〜１１を形成
する手順は次のようにしてなされる。

すなわち、まず制御ゲート電極１１を形成し、その後各
電極７．９を形成する。ついで、水平ＣＣＤチャネル５
．６におけるチャネル領域内にポテンシャルを浅く設定
するためのイオン注入を、各電極７．９に対してセルフ
ァラインで行う。そして、最後に電極８．ＩＯを形成す
るのである。

従って、第２０図の従来の構成にあっては各電極構成が
制御ゲート電極１１と電極７．９と電極８．１０との３
１１電極構造となっており、このために制御ゲート電極
１１と各電極７〜１０とが直交する領域では各電極相互
間での段差が大きくされることがら、個々の電極の断線
、！極間のショートなどの不良を発生しやすくなり、こ
の点がこれらの各電極７〜１０の形成時におけるＣＣＤ
の製造歩留まりを低下させる原因となるものである。

本発明はこのような点に鑑みて成されたものであり、そ
の目的とするところは制御ゲート電極を省略した２１電
極構造によって、水平ＣＣＤ間での電荷の振り分けを可
能にし得るようにした電荷結合素子及びその製造方法を
提供することにある。

〔課題を解決するための手段〕

この発明に係る電荷結合素子は、転送チャネルのピンニ
ングポテンシャルが水平チャネルのピンニングポテンシ
ャルよりも深く設定されており、かつ転送チャネルのピ
ンニングに至るゲー＋−’電位が水平チャフルのピンニ
ングに至るゲート電位よりも絶対値において小さいよう
にしたものである。

また、この発明に係る電荷結合素子は、転送チャネルの
第２導電形不純物層と第１導電形半導体基板との接合深
さを、第１及び第２の水平チャネルの第２導電形不純物
層と第１導電形半導体装置との接合深さよりも深くなし
、かつ上記転送チャネルの第２導電形不純物層の不純物
濃度が上記第１及び第２の水平チャネルの第２導電形不
純物層の不純物濃度より薄くなすことにより、転送チャ
ネルのピンニングポテンシャルが水平チャネルのピンニ
ングポテンシャルよりも深く、かつ転送チャネルのピン
ニングに至るゲート電位が水平チャネルのピンニングに
至るゲート電位よりも絶対値において小さ（なるように
したものである。

また、この発明に係る電荷結合素子は、転送チャネルの
第２導電形不純物層の濃度を第１及び第２の水平チャネ
ルの第２導電形不純物層の不純物より濃（形成し、かつ
転送チャネルとゲート電極群との間にある絶縁膜の厚さ
を第１及び第２の水平チャネルとゲート電極群の間にあ
る絶縁膜の厚さよりも薄く形成することにより、転送チ
ャネルのピンニングポテンシャルが水平チャネルのピン
ニングポンシャルよりも深く、かつ転送チャネルのピン
ニングに至るゲート電位が水平チャネルのピンニングに
至るゲート電位よりも絶対値において小さくなるように
したものである。

また、この発明に係る電荷結合素子は、転送チャネル部
下の第１導電形半導体基板の濃度を、第１、第２の水平
チャネル部下の第１導電形半導体基板の濃度よりも薄く
形成し、かつ転送チャ２ルとゲート電極群との間にある
絶縁膜の厚さを第１゜第２の水平チャネルとゲート電極
群との間にある絶縁膜の厚さよりも薄く形成することに
より、転送チャネルのピンニングポテンシャルが水平チ
ャネルのビンニングボテンンヤルよりも深く、かつ転送
チャネルのピンニングに至るゲート電位が水平チャネル
のピンニングに至るゲート電位よりも絶対値において小
さくなるようにしたものである。

また、この発明に係る電荷結合素子の製造方法は、第１
導電形の基板に第２導電形の領域を形成する工程と、熱
処理により上記第２２！！電形の領域よりも濃度の薄い
第２導電形の領域を形成する工程と、該濃度の薄い第２
導電形の領域の第１．第２の水平チャネルとなる領域に
のみ第２導電形の不純物イオンを注入して第１．第２の
水平チャネルを形成する工程と、第１、第２の水平チャ
ネル領域の下部にある濃度の薄い第２導電形の領域を第
１導電形の領域となすような注入工フルギー。

注入量の第１導電形の不純物イオンを注入する工程とを
含むものである。

また、この発明に係る電荷結合素子の製造方法は、第１
導電形基板上に濃度の薄い第２導電形の領域を形成する
工程と、転送チャネルとゲート電極群との間に形成され
る第１のゲート絶縁膜の厚さを水平チャネルとゲート電
極群との間に形成される第２のゲート絶縁膜の厚さより
も薄くする工程と、上記第２のゲート絶縁膜をマスクと
して第１のゲート絶縁膜下部の濃度の薄い第２導電形領
域にのみ第２導電形の不純物を注入して転送チャネルを
形成する工程とを含むものである。

また、この発明に係る電荷結合素子の製造方法は、第１
導電形の基板上に第２導電形の領域を形成する工程と、
ゲート絶縁膜を第２導電形の領域に形成する工程と、転
送チャネルが形成される領域上のゲート絶縁膜上にゲー
ト絶縁膜以外の物質の絶縁膜をバターニング形成する工
程と、ゲート絶縁膜以外の物質の絶縁膜をバターニング
する際のレジストパターンをマスクとして第１導電形の
不純物を注入して第１．第２の水平チャネル及び転送チ
ャネルを形成する工程と、転送チャネルの領域上のゲー
ト絶縁膜の厚さを第１．第２の水平チャネルの領域上の
ゲート絶縁膜の厚さより薄く形成する工程とを含むもの
である。

また、この発明に係る電荷結合素子の製造方法は、第１
導電形の基板上に、水平チャネルに所望の接合を形成す
る工程と、ゲート絶縁膜を上記半導体基板上に形成する
工程と、上記半導体基板上に設けたゲート絶縁膜のうち
転送チャネル部にあたる領域の絶縁膜のみが取り除かれ
るようにレジストをバターニングし、異方性エンチング
を行なう工程と、上記ゲート絶縁膜を異方性エツチング
するために設けたレジストをマスクとして不純物イオン
注入により転送チャネル部に所望の接合を形成する工程
とを含むものである。

〔作用〕

本発明による電荷結合素子においては、転送チャネルの
第２導電形不純物層と第１導電形半導体基板との接合深
さを、第１及び第２の水平チャネルの第２導電形不純物
層と第１導電形半導体基板との接合深さよりも深くなし
、かつ上記転送チャネルの第２導電形不純物層の不純物
濃度が上記第１及び第２の水平チャネルの第２導電形不
純物層の不純物濃度より薄くなすことにより、あるいは
、転送チャネルの第２導電形不純物層の濃度を第１及び
第２の水平チャネルの第２導電形不純物層の不純物より
濃く形成し、かつ転送チャネルとゲート電極群との間に
ある絶縁膜の厚さを第１及び第２の水平チャネルとゲー
ト電極群の間にある絶縁膜の厚さよりも薄く形成するこ
とにより、あるいは、転送チャネル部下の第１導電形半
導体基板の濃度を、第１．第２の水平チャネル部下の第
１導電形半導体基板の濃度よりも薄く形成し、かつ転送
チャネルとゲート電極群との間に、ある絶縁膜の厚さを
第１．第２の水平チャネルとゲート電極群との間にある
絶縁膜の厚さよりも薄く形成することにより、転送チャ
ネルのピンニングポテンシャルが水平チャネルのピンニ
ングポテンシャルよりも深く、かつ転送チャネルのピン
ニングに至るゲート電位が水平チャネルのピンニングに
至るゲート電位よりも絶対値において小さくなるように
したから、水平チャネル上に設けられたゲート電極群に
水平チャネルがピンニングに至るゲート電位を印加する
ことにより、第１の水平チャネルの電荷を転送チャネル
に転送でき、さらに水平チャネル上に設けられたゲート
電極に印加するクロ・ンクにより、第１の水平チャネル
から第２の水平チャネルに電荷を転送できる。

また、本発明においては、上述のポテンシャル関係を有
する転送チャネル、及び水平チャネルを基板上に自己整
合的に形成するようにしたから、転送チャネルと水平チ
ャフルの間にポテンシャルのくぼみやポテンシャルのバ
リアが形成されることがなく、転送特性の良好な電荷結
合素子を製造できる。

（実施例］ 以下、本発明による電荷結合素子について、実施例を上
げて詳細に説明する。

まず、本発明による電荷結合素子の実施例を説明するの
に先立ち、この種の電荷結合素子における表面のチャネ
ルピンニング現象について詳細に述べる。

第６図（ａ）、　（ｂ）はゲート電極に印加する電圧Ｖ
Ｇと埋込みチャネル型ＣＣＤ　（ＢＣＣＤ）の深さ方向
のハンドとの関係を示した説明図であり、また第５図は
ゲート電圧と第６図のバンドが示すポテンシャルの極小
点との関係を示した特性図である。

ＢＣＣＤは空乏化した埋込みチャフル層に作られるポテ
ンシャル分布をゲート電極に印加するクロックパルスに
より変化させ、これによって多数キャリアを転送させる
素子であり、前記した表面チャネルピンニングはこのＢ
ＣＣＤに見られる特徴的な現象である。

しかして、第６図（ａ）はゲート電極３１に印加される
電圧■。が°“０゛の場合でのＢＣＣＤの深さ方向のバ
ンドを示しており、ＥＣ及びＥｖはそれぞれに伝導帯１
価電子帯の端を示す。またＥＦＰはｐ形シリコン基板の
フェルミ準位で、基板が接地されているために、この値
はＯＶに相当する。なお、同図中のハツチング部は電子
の存在する領域を示し、２２は酸化膜、２３は埋め込み
チャネル、２４は半導体基板である。

ここで、ＢＣＣＤにおける埋め込みチャネル層２３は外
部から完全に空乏化されており、この部分に存在するド
ナー形固定電荷によってハンドが下方に曲げられてポテ
ンシャルの極小値ψ、８．．。を生ずる。この極小値は
ゲート電圧ＶＣ，に依存しており、この依存性をグラフ
に示したのが第５図に見られる直線である。そして、こ
の場合ゲート電圧■、を増せば、この極小値ψＩｃも増
すことになるが、ゲート電圧■６として負電圧を印加さ
せてゆくと、あるゲート電圧Ｖ　Ｐ　　（Ｖ　ｐｉｎ’
　＋　Ｖ　ｐａｎ”）以下ではそのポテンシャル極小値
ψ１．□（ψｐｉ１１’＋ψｐｉｎｚ）から変化しなく
なる。これはゲート電圧ＶＧを負にもってゆくと、ある
電圧において第６図（ｂ）で示したように、酸化膜２２
と埋め込みチャネル２３の界面における埋め込みチャネ
ル２３の価電子帯の位置が、ｐ形シリコン基板２４中の
それとは等しくなるためである。従って、これ以上ゲー
ト負電圧を印加してバンドを上方にまげようとしても埋
め込みチャネル２３と酸化膜２２の界面にはＢＣＣＤ周
辺に存在するｐ形基板２４と同電位のチャネルストップ
層から正孔が補給されて、バンドの曲がりが固定される
ことになる。すなわち、これがいわゆる表面チャネルピ
ンニングと呼ばれる現象である。

次にＣＣＤの埋め込みチャネル部の不純物プロファイル
と第５図に示したゲートバイアスに対するポテンシャル
との関係について簡単に述べる。

一般にＣＣＤのポテンシャルはＣＣＤの埋め込みの接合
深さが深ければ深いほど深くなり、またその濃度が濃け
れば濃いほど深くなる。また、第５図でポテンシャルが
ピンニングを起こすゲート電圧■２２、はＣＣＤの埋め
込みチャネルの表面濃度が濃ければ濃いほど、より負の
値でその絶対情が大きくなる。

従って、第５図で実線と点線で示したポテンシャル変化
をそれぞれ得るためには実線に対しては埋め込みチャネ
ルの接合が浅くまた表面濃度が濃くなるような接合を作
ればよく、点線に対しては接合が深くまた表面濃度が薄
くなるようにつくればよいことになる。例えばｐ基板の
濃度が１×１（１１６ＣＩＩｌ−３程度のものにリンを
１．５〜２、Ｏ×１（１１１０ｌ２”程度注入したもの
を１０００〜１０５０’Ｃで１５〜６０分はど熱処理を
加えて形成した埋め込みチャネルでは、接合深さが０．
３〜０．４μｍ程度で、表面濃度が７　Ｘ　１（１１６
〜１．２　Ｘ　１（１１７Ｃ１１−’程度となり、ゲー
ト電圧■。−〇■でのポテンシャルが７〜９Ｖ、　　ピ
ンニング開始電圧が−８〜−ＩＱＶ、　　ピンニングポ
テンシャルが１．５〜２．５Ｖとなった。また、同じ基
板を用いてリンを１．０〜１゜５　Ｘ　１０　”ｃｍ−
”程度注入したものを１１００〜１２００°Ｃで１５〜
６０分程熱処理を加えて形成した埋め込みチャネルでは
、接合深さが０．７〜１．２μｍ程度で表面濃度が１〜
５　Ｘ　Ｉ　Ｏ”ｃｍ−’程度となり、ゲート電圧Ｖ、
−ＯＶでのポテンシャルが４〜６Ｖ、ピンニング開始電
圧が−２〜−５Ｖ。

ピンニングポテンシャルが３〜５■となった。すなわち
、第５図の実線及び点線に示すようなポテンシャル変化
をおこすＣＣＤの埋め込みチャネルを得ることができた
ことになる。

次に本発明の第１の実施例による電荷結合素子について
、第１図から第５図を参照して詳細に説明する。

本実施例はシリアル転送用ＣＣＤ間の接続構成をインタ
ーライン転送方式による固体撮像素子に適用した場合で
ある。

第１図は本実施例のＣＣＤの概要構成を示す平面パター
ン図、第２図は第１図の■−■線断面図である。

第１図及び第２図において、１は二次元的に配列された
フォトダイオード、２は垂直ＣＣＤチャネル３にフォト
ダイオードｌから電荷を転送するための転送ゲート、４
は垂直ＣＣＤチャネル３の最終電極で端子φＶＬに接続
されている。また、５゜６は第１．第２の水平ＣＣＤチ
ャネル、５ａはこれらの各水平ＣＣＤチャネル５．６を
形成するｎ形の埋め込み層、７〜１０は水平ＣＣＤチャ
ネルの転送電極である。さらに、１２は第１の水平ＣＣ
Ｄチャネル５と第２水平ＣＣＤチヤネル６とを接続する
転送チャネルであり、この右頁域１２は埋め込みチャネ
ル層５．６よりも接合が深く、かつその濃度が低くなっ
ており、この結果埋め込みチャネル層５．６と１２のポ
テンシャル関係がそれぞれ第５図の実線と点線に対応す
るように形成されているものとする。なお、第２図で１
４はチャネルストップ領域である。

また、第３図は電荷の振り分は時に第１図の構成での各
端子に印加されるクロックパルスのタイムチャートを示
しており、同図（ａ）〜（Ｃ）として示すパルスは各端
子φ９い　Ｈｌ、Ｈ２に印加される。

さらに第４図は第１図の■−■線断面における各時刻で
のポテンシャルの変化と信号電荷（図中斜線で表示する
もの）の動きとを模式的に示す説明図である。第４図（
ａ）は素子の各チャネル、！極。

及び端子を示し、第４図（ｂ）、　（Ｃ）、　（ｄ）、
　（ｅ）は時刻ｔ１、Ｌ３．ｔ４．ｔ５の電荷状態を示
す。

次に、第１図の構成による固体撮像素子において、その
電荷の振り分は動作を第３図〜第５図を用いて述べる。

従来例に示した素子においては電極に印加されるクロッ
クパルスはｒＨ，、ｒＬ」の２値であったが、本実施例
では、クロックパルスは「Ｈ」。

「し」、及びｒＬＬ、の３値のパルスが印加される。

まず、第３図（ａ）、　（ｂ）、　（Ｃ）に示すように
時刻ｔ１で各端子φｖＬ、Ｈ１，Ｈ２に印加されるクロ
ックパルスは全てｒＨ，レベルとなり垂直ＣＣＤチャネ
ル３から水平ＣＣＤチャネル５の電極７．９下のポテン
シャルウェルに電荷が転送され、かつ時刻ｔ２になると
、端子φＶＬが最低レベル’ＬＬ」となって、この垂直
ＣＣＤチャネル３から水平チャネル５への電荷の転送が
完了する。ついで、時刻ｔ３になと端子Ｈ１，Ｈ２に印
加されるクロックパルスが第３図（ｂ）、　（Ｃ）に示
すように最低レベルｒＬＬＪになる。先にも述べたよう
に、ＢＣＣＤ内でのポテンシャルミニマムはピンニング
ポテンシャルを越えて浅くなることはないが、しかし、
転送チャネル１２に形成されているｎ−形半導体Ｊｉテ
のピンニングポテンシャルが水平チャネル５のピンニン
グポテンシャルよりも深くなっているため、第４図、第
５図に示したΔψｐ□７のポテンシャル差を生ずること
になる。そして、これにより水平ＣＣＤチャネル５０ｔ
ｔＭＱ下にあった信号電荷が転送チャネル１２の下に転
送される。そして、時刻ｔ４になると、端子Ｈ１に印加
されるクロックパルスがｒＨ，となり、転送チャネル１
２の下にあった信号電荷が水平ＣＣＤチャネル６の電極
Ｙ下のポテンシャルウェルに転送される。このとき、水
平ＣＣＤチャネル５の電極７下のポテンシャルウェルに
転送されてきた電荷は、端子Ｈ１が「Ｌ」レベル、端子
Ｈ２が「Ｈ」レベルになることがないので移動せず、そ
の後時刻ｔ５に至って各端子Ｈ１，Ｈ２が「Ｌ」レベル
となり、以後前記第１１図の時刻ｔ６以陣と全く同様な
動作がなされるのである。

なお、ゲート！圧が端子Ｈ１，Ｈ２の「Ｌ」またはｒＨ
」にあるときの転送チャネル部１２のポテンシャル値は
、水平ＣＯＤチャネル５，６が電荷を転送する際に転送
チャネル領域１２に転送電荷が誤って流れ込まない程度
に浅く設定すればよい。第７図、第８図を使ってこの様
子を示す。

第７図は水平ＣＣＤチャネルで第１８図の時刻ｔ６以降
の電荷転送時のクロックを示している。

また、第８図は第７図の各時刻での水平ＣＣＤチャネル
での端子Ｈ１，Ｈ２の電極下のポテンシャルを示す。ま
た、第８図の一点鎖線は第１図の転送チャネル領域１２
のポテンシャルを示しており、第８図（ａ）は端子Ｈ１
，Ｈ２を示し、第８図（ｂ）〜（ｅ）は時刻も１〜ｔ４
のポテンシャルを示す。

まず、第７図の時刻ｔ＝ｔ　ｌで端子Ｈ１の下に電荷が
存在しているものとする。この後、時刻ｔ２で端子Ｈ１
，Ｈ２の下の水平ＣＣＤチャネルのポテンシャルが等し
くなり、さらに時刻ｔ３で端子Ｈ２の下の水平ＣＣＤチ
ャネルのバリア部のポテンシャルが端子Ｈ１の下の蓄積
部のポテンシャルよりも深くなり、端子Ｈ１の下から端
子Ｈ２への下へと電荷が転送され、時刻Ｌ４で転送が完
了する。ここで転送チャネル部１２のボテンシンヤルは
、時刻ｔ３で端子Ｈ２の下のバリア部のポテンシャルよ
り１〜２ｖ程度浅ければ、端子Ｈ１の下から端子Ｈ２の
下へ電荷が転送される際に誤って転送チャネル領域１２
に流れ込むことはない。

次に本第１の実施例による電荷結合素子の製造方法を第
９図について説明する。

第１導電形（ｐ形）の半導体基板９１上の転送チャネル
及び第１．第２の水平チャネルにあたる領域に第２導電
形（ｎ形）の不純物を１．０〜１，５Ｘ　１（１１２ｃ
ｍ−”程度注入して第９図（ａ）に示すようにｎ形層９
２を形成し、これに適当な熱処理を加えることより、上
記ｎ形の領域を拡大するとともに、その濃度を薄くした
ｎ−形層９３を形成し、該ｎ−形層９３と基板９１との
間に第２図で示すような転送チャネル１２の所望の接合
を形成する。次に第１．第２の水平ＣＣＤチャネル５．
６となる領域に第２図に示されているような接合を得る
ために、転送チャネルとなるべき領域をマスク材９５に
よりマスクして、第１．第２の水平チャネル５゜６とな
る領域に望まれるべきポテンシャルを得るように第２導
電形（ｎ形）の不純物を３．０〜６．ＯＸ　１０　”ｃ
ｍ−”程度注入して第９図℃）に示すようにｎ形層２４
形成する。この段階では、第１．第２の水平ＣＣＤチャ
ネル領域の接合もｎ−形層９３と基板９１との間に形成
されている。次に第１、第２の水平チャネルのピンニン
グポテンシャルを浅くするために、これらの領域の接合
を浅（する必要がある。このため、深い部分に形成され
てしまっている接合を浅くできるような、十分に高いエ
ネルギー及び注入量をもった第１導電形Ｃｐ形）の不純
物を第９図（Ｃ）に示すようにマスク９５をマスクとし
て注入し、これにより第１．第２の水平チャネル領域の
接合を浅くする。ここで、ｐ形の不純物を注入する際の
エネルギーとしては、不純物として例えばボロンを使用
する場合、２００〜１０００ｋｅｖ程度で行えばよ（、
また注入量としてはＩ　Ｘ　１０　”ｃｍ−”からＩ　
Ｘ　Ｉ　Ｑ　Ｉｆｆｃ、−Ｚ程度で行えば第２図に示す
ような構造を得ることができる。そして、このような製
造方法とするこにより、転送チャネルのｎ−層と水平チ
ャネルのｎ層が自己整合的に形成され、また接合のずれ
がないので、ポテンシャルのくぼみやポテンシャルのバ
リアができることもない。例えば第１０図（ａ）に示す
ように接合のずれを生じると、第１０図（ｂ）に示すよ
うにポテンシャルのくぼみＰＯやポテンシャルのバリア
Ｐ１が生じる。この第１０図に示すものは第４図の時刻
ｔ＝ｔ　４に相当するものであり、ＡＲは電荷転送方向
を示す。

一般にＢＣＣＤでチャネル部の不純物プロファイルが同
しで、ゲート絶縁膜厚のみが異なるときそのピンニング
ポテンシャルは変化せず、ピンニング開始電圧が変化し
、ゲート絶縁膜厚が薄いほどピンニング開始電圧は負で
その絶対値が小さくなる。また、ゲート電圧がピンニン
グ開始電圧以上でのポテンシャルの変化の傾きはゲート
絶縁膜厚によらないので、ゲート電圧がピンニング開始
電圧より高い電圧では、ゲート絶縁膜厚が厚いほどピン
ニングポテンシャルは高くなる。水平チャネルのバリア
部のポテンシャルと転送チャネルのポテンシャルが接近
した場合、振り分は完了後の各水平チャネルでの電荷転
送時にバリア部から転送チャネルへの電荷の誤注入が起
こりうる。

従って第１１図に示すように、第２図に示した不純物プ
ロファイル構造で転送チャネルとゲート電極群との間に
ある絶縁膜の厚さを、第１．第２の水平チャネルとゲー
ト電極群との間にある絶縁膜の厚さよりも薄く形成する
ことにより、電荷振り分けがより行いやすくなる。

次に本発明の第２の実施例による電荷結合素子を第１図
、第３図５第５図、第１２図、及び第１３図を参照して
詳細に説明する。

一本第２の実施例による電荷結合素子も上記第１の実施
例と全く同様の、第１図に示す平面パターンを有する。

ただし、その■−ｎ線断面は第１２図に示す構造を有し
、第１．第２の水平チャネル領域５，６、および転送チ
ャネル１２の不純物濃度プロファイル、接合深さ、及び
各領域上のゲート絶縁膜厚が上記第１の実施例と異なっ
ている。

なお第１２図において、１４はチャネルストップ領域、
１６はゲート絶縁膜である。

第１３図において、転送チャネル領域１２は埋め込みチ
ャネル層５．６よりも濃度が濃く、かつその絶縁膜層が
薄くなっており、この結果埋め込みチャネル層５．６の
ポテンシャルと転送チャネル層１２のポテンシャルとの
関係がそれぞれ第５図の実線と点線に対応するように形
成されているものとする。

また、第３図は電荷の振り分は時に第１図の構成での各
端子に印加さるクロ７クパルスのタイムチャートを示し
ており、同図（ａ）〜（Ｃ）として示すパルスは各端子
φｖＬ、　　Ｈｌ、　　Ｈ２に印加される。

また、第１３図は第１図の■−■線断面における各時刻
でのポテンシャルの変化と信号電荷（図中斜線で表示す
るもの）の動きとを模式的に示す説明図である。第１４
図（ａ）は素子の各チャネル。

電極、端子を示し、第１４図（ｂ）、　（ｃ）、　（ｄ
）、　（ｅ）は時刻ｔｌ、ｔ３．ｔ４．　　Ｌ５の電荷
状態を示す。

木筆２の実施例においては、第１２図に示すように、転
送チャネル部１２の不純物分布が水平ＣＣＤチャネル部
５．６よりも濃く形成されていることにより、この転送
チャネル部１２のピンニングポテンシャルが水平ＣＣＤ
チャネル部５．６のピンニングポテンシャルよりも深く
なる。また、本実施例においては、転送チャネル部１２
のゲート絶縁膜厚を水平ＣＣＤチャネル部５．６のそれ
よりも薄くしている。上述したように、一般にＢＣＣＤ
でチャネル部の不純物プロファイルが同じでゲート絶縁
膜厚のみが異なるとき、そのピンニングポテンシャルは
変化せず、ピンニング開始電圧が変化し、ゲート絶縁膜
厚が薄いほどピンニング開始電圧は負でその絶対値が小
さくなる。また、ゲート電圧がピンニング開始電圧以上
でのポテンシャルの変化の傾きは、ゲート絶縁膜厚に依
存しないので、ゲート電圧がピンニング電圧より高い電
圧ではゲート絶縁膜厚が厚いほどポテンシャルは高くな
る。

従って、本実施例では、転送チャネル部１２のポテンシ
ャル設定を、そのピンニングポテンシャルが水平ＣＣＤ
チャネル部５．６のそれよりも深く、かつ転送チャネル
部１２のピンニングに至るゲート電圧が負の値で、水平
チャネル５．６のピンニングに至るゲート電圧よりも絶
対値において小さくすることができ、上記第１の実施例
と同様の効果を得ることができる。

以下、第１図及び第１２図の構成による固体撮像素子に
おいて、その電荷の振り分は動作を第３図、第５図、及
び第１３図を用いで述べる。

本実施例の場合も、上記第１の実施例と同様、各電極に
はｒＨ」、、ｒＬ、、及びｒ　Ｉ−Ｌ　Ｊの３値のクロ
ックパルスが印加される。

まず、第３図（ａ）、　（ｂ）、　（Ｃ）に示すように
時刻ｔ１で各端子φｖＬ、Ｈ１，Ｈ２に印加されるクロ
ックパルスは全て「Ｈ」レベルとなり垂直ＣＣＤチャネ
ル３から水平ＣＣＤチャネル５の電極７．９下のポテン
シャルウェルに電荷が転送され、かつ時刻ｔ２になると
、端子φＶＬが最低レベルｒＬＬ。

となって、この垂直ＣＣＤチャネル３から水平チャネル
５への電荷の転送が完了する。ついで、時刻ｔ３になと
端子Ｈ１，Ｈ２に印加されるクロックパルスが第３図（
ｂ）、　（Ｃ）に示すように最低レベルｒＬＬ、になる
。先にも述べたように、ＢＣＣＤ内でのポテンシャルミ
ニマムはピンニングポテンシャルを越えて浅くなること
はないが、しかし、転送チャネル１２に形成されている
ｎ−形半導体層でのピンニングポテンシャルが水平チャ
ネル５のピンニングポテンシャルよりも深くなっている
ため、第１３図、第５図に示したΔψｐ１．．のポテン
シャル差を生ずることになる。そして、これにより水平
ＣＣＤチャネル５の電極９下にあった信号電荷が転送チ
ャネル１２の下に転送される。そして、時刻ｔ４になる
と、端子Ｈ１に印加されるクロックパルスがｒＨ，とな
り、転送チャネル１２の下にあった信号電荷が水平ＣＣ
Ｄチャネル６の電極７下のポテンシャルウェルに転送さ
れる。

このとき、水平ＣＣＤチャネル５の電極７下のポテンシ
ャルウェルに転送されてきた電荷は、端子Ｈ１が「Ｌ」
レベル、端子Ｈ２が「Ｈ」レベルになることがないので
移動せず、その後時刻ｔ５に至って各端子Ｈ１，Ｈ２が
「Ｌ」レベルとなり、以後前記第２１図の時刻ｔ６以降
と全く同様な動作がなされるのである。

なお、ゲート電圧が端子Ｈ１，Ｈ２の「Ｌ」またはｒＨ
，にあるときの転送チャフル部１２のポテンシャル値は
、水平ＣＣＤチャネルフル６が電荷を転送する際に転送
チャネル領域１２に転送電荷が誤って流れ込まない程度
に浅く設定すればよい。

次に第１２図に示す電荷結合素子の製造方法を第１４図
を用いて説明する。

まず、第１導電形（ｐ形）半導体基板３１上の転送チャ
ネル及び第１．第２の水平チャネルにあたる領域に第２
導電形（ｎ形）の不純物を５×１０　”〜２　Ｘ　１０
　”ｃｔａ−”程度注入して第１４図（ａ）　ニ示すよ
うにｎ−形Ｎ３２を形成し、これに適当な熱処理を加え
ることにより、これら全ての領域に第１図で示すような
水平チャネル領域５．６に所望の接合を得る。次に基板
表面に、転送チャネルに所望の膜厚にゲート酸化膜３３
を付けた後に転送チャネル以外の領域の酸化膜を厚くす
る工程を行う。この工程は、例えば第１４図０））に示
すように転送チャネルとなるべき領域上に窒化膜（例え
ば５ｉＮ）３４を形成し、これをマスクとしてゲート酸
化を行えばよく、酸化終了後にこの窒化膜３４を除去す
れば、第１４図（Ｃ）に示すようなゲート酸化膜３３ａ
の形状を得ることができる。次にこのゲート酸化膜厚の
違いを利用して、薄い部分にのみ注入が行われるような
エネルギーで第２導電形（ｎ形）の不純物を１．０〜５
．　ＯＸ　１（１１２ｃｍ−２程度注入することにより
、転送チャネル３５の濃度を自己整合的に濃（すること
ができる。この後、このゲート酸化膜３３ａを取り除く
ことなくゲート電極群を形成すればよい。

さて、このように第１４図（Ｃ）に示す構造を形成した
時に、転送チャネルと水平チャネルのポテンシャルが所
望の設定になり得るのであるが、−ｉにＢＣＣＤのポテ
ンシャルは不純物濃度が濃いほど、また接合が深いほど
、そのピンニングポテンシャルは深くなる（第５図の９
９ｍ１ｌＺψｓｉ、、”参照）、また、ゲート絶縁膜厚
とポテンシャルの関係は、ゲート絶縁膜厚の違いではそ
のピンニングポテンシャルはほとんど変化せず、ゲート
酸化膜厚が厚いほどピンニング開始電圧の負の値での絶
対値は小さくなり、又ピンニング開始電圧以上でのゲー
トバイアスによるポテンシャルの変化の割合は全く同じ
に変化する傾向にある。従って、第１４図（Ｃ）のよう
な接合をつくれば転送チャネル。

水平チャネルに対して第５図に示すうようなポテンシャ
ル関係が得られる。このことは、−次元階段接合を用い
た完全空乏化モデルでの計算でも示すことができる。ピ
ンニング条件として、例えばＳｉ表面の電位が一１■に
なったとき（ＯＶの基板電位）とすると、基板濃度がＮ
Ａ＝ＩＸ１０”ｃｍ−３程度であるとき、転送チャネル
としてゲート酸化膜厚１５０人、埋め込みチャネル濃度
Ｎ、＝５、５　Ｘ　１０　”ｃｍ−”程度、接合深さ０
．４μｍとすれば、ピンニング開始電圧Ｖ、、、　笑−
２，４Ｖ、　　ピンニングポテンシャル４．６Ｖ、Ｖ、
＝ＯＶでのポテンシャル６．４■を得る。これに対し、
水平チャネルとしてゲート酸化膜厚１５００人、埋め込
みチャネル濃度Ｎ。−３，５Ｘ　１（１１６ｃｍ−３，
接合深さ０゜３μｍとすれば、ピンニング開始電圧Ｖｐ
ｉｎ”ニー９．５Ｖ、　　ピンニングポテンシャル２゜
４■、Ｖ、＝０■でのボテンシャル９．７■となり、第
５図に示したポテンシャル関係が得られたことになる。

なお、上記製造方法の実施例ではまず水平チャネルの所
望の接合を形成した後に転送チャネルに所望の接合を形
成するような方法を用いたが、本発明に係る構造の接合
を形成されるのであれば、製造方法はこれに限らない。

末弟２の実施例による電荷結合素子の他の製造方法を第
１５図について説明する。

まずｐ形基板４１に第２導電形（ｎ形）の不純物を１．
０〜５．　ＯＸ　１０　”ｃｍ−”程度注入することに
より、第１５図（ａ）に示すように転送チャネルにｐ形
基板４１とｎ形１１ｉ４２により所望の接合を形成し、
次に転送チャネルに所望のゲート酸化膜４３を基板表面
に形成した後に、第１５図ら）に示すように転送チャネ
ル領域にあたる部分に窒化膜（例えば５ｉＮ）４４をパ
ターニング形成する。このパターニングの際のレジスト
４５をマスクとして、水平チャネル領域に第１導電形の
不純物（ｐ形）を５．　ＯＸ　１０　”〜３．　ＯＸ　
１（１１２ｃｍ−”程度注入して、水平チャネル４２ａ
の不純物濃度を転送チャネル領域４６のそれより薄くな
るようにし、この後に先にパターニングした窒化膜４４
を残して酸化を行い、第１５図（Ｃ）に示すように水平
チャネルのゲート絶縁膜厚を転送チャネルのそれよりも
厚くし、この酸化膜４３を除去せずにゲート電極群を形
成すれば第１２図に示した構造を得ることができる。

次に末弟２の実施例による電荷結合素子のさらに他の製
造方法を第１６図について説明する。

第１導電形（Ｐ形）の半導体基板７１上の転送チャネル
及び第１．第２の水平チャネルにあたる領域に第２導電
形（ｎ形）の不純物を５Ｘ１０”〜２Ｘ１０”ｃ園−２
程度注入して、ｎ−形層７２を形成し、これに適当な熱
処理を加えることによりこれら全ての領域に第１６図（
ａ）に示すような水平チャネル領域５．６に所望の接合
を得る。

次に基板表面に水平チャネルに所望の膜厚にゲート酸化
膜７３を設け、該ゲート酸化膜７３上にレジストを塗布
し、さらに転送チャネル部にあたる領域のゲート酸化膜
を取り除けるようにレジスト７５を第１６図（ｂ）に示
すようにパターニングする。次にこのレジスト７５をマ
スクとして用いて、反応性イオンエツチング（Ｒｒ’Ｅ
）などの異方性エツチングにより転送チャネル部にあた
る領域のゲート酸化膜を取り除く。さらにゲート酸化膜
を取り除くために設けたレジスト７５を引き続きマスク
として用いて、第２導電形（ｎ形）の不純物を注入する
ことにより、第１６図（Ｃ）に示すように転送チャネル
部に所望の接合を得る。この後第１６図では示していな
いが、基板表面に転送チャネル部に所望の厚さのゲート
酸化膜が形成されるように酸化し、これらのゲート酸化
膜を取り除くことなくゲート電極群を形成することによ
り第１２図に示した構造を得ることができる。

次に本発明の第３の実施例による電荷結合素子を第１７
図について説明する。

第１７図は木筆３の実施例の、上記第１．第２の実施例
を説明した、第２図及び第１２図と同し部分を示した図
である。木筆３の実施例では転送チャネル部及び第１．
第２の水平チャネルの第２導電形不純物濃度（第１７図
ではｎ形）とその接合深さが同しであり、転送チャネル
部下の第１導電形（第１７図ではｐ形）半導体基板濃度
が水平チャネル部下の第１導電形半導体基板濃度よりも
薄くなっている。一般にＢＣＣＤで同じ埋め込みチャネ
ル部に対してはその基板濃度が濃いほどポテンシャルは
浅くなり、ピンニングに至るゲート電位も負でその絶対
値が小さくなる。従って第１７図に示す素子においては
、転送チャネル部に比べ水平チャネル部のピンニングポ
テンシャルは浅くなる。

また、第１７図の素子においては、転送チャネル部と水
平チャネル部とで各チャネルとゲート電極群の間にある
絶縁膜の厚さが異なり、転送チャネルの絶縁膜の方が水
平チャネル部の絶縁膜よりも薄い、一般にＢＣＣＤでゲ
ート絶縁膜厚が厚くなるほど、ピンニングポテンシャル
値は変化しないが、ピンニングに至るゲート１位が負で
その絶対値が大きくなる傾向がある。従って第１７図に
示す素子において、水平チャネル部のゲート絶縁膜厚を
転送チャネル部のゲート絶縁膜厚よりも厚くすることに
より、転送チャネル部と水平チャネル部とでその基板濃
度が異なるため、水平チャネル部の方がピンニングポテ
ンシャルに至るゲート電位が負でその絶対値を大きくす
ることができる。

このことは−次元階段接合近イ以を用いた完全空乏化モ
デルの計算でも示すことができる。基板濃度がＮａ　＝
　Ｉ　Ｘ　１（１１５ｃｍ−’であるとき、転送チャネ
ルとしてゲート酸化膜厚１５０人、埋め込みチャネル濃
度Ｎｏ　−５，５Ｘ　１０　”ｃｍ−”、接合深さ０゜
４μｍとすれば、ピンニング開始電圧Ｖ　ｅ　ｉ　ｎ〜
−２，４Ｖ、　　ピンニングポテンシャル４．６Ｖ、Ｖ
、＝０■でのポテンシャル６．４ｖを得る。

これに対し、水平チャネル部として同じ埋め込みチャネ
ルを仮定し、水平チャネル部の半導体基板の濃度が１．
　Ｉ　Ｘ　１（１１ｔｈｃ＋ｏ−’で深さ０．５μｍの
濃いＰ影領域が存在し、さらにゲート酸化膜厚を１５０
０人とすれば、ピンニング開始電圧が〜−１３■、ピン
ニングポテンシャルが２．ＩＶ、Ｖｃ＝Ｏ■でのポテン
シャル〜ＩＩＶを得る。すなわち転送チャネル、水平チ
ャネルに対し第５図の破線。

実線の関係が得られる。従って本実施例においても、上
記第１．第２の実施例と同様な動作で電荷の振り分けが
可能となる。

次に木筆３の実施例による電荷結合素子の製造方法を第
１８図について説明する。

まず、Ｐ形基板５１に第１８図（ａ）に示すように水平
チャネル、転送チャネルにあたるｎ形不純物層５２を形
成する。

次に第１８図（ｂ）に示すように、ゲート酸化膜５３を
転送チャネルに所望の厚さに形成した後、転送チャネル
にあたる部分に別な絶縁膜（例えば窒化膜）５４をパタ
ーニング形成する。この際パターニングに使用するレジ
スト５５をマスクとして、ｎ形不純物層より深い部分に
注入が行える程の高いエネルギーでｐ形不純物を注入す
る。このエネルギーとしては、例えば２００ｋｅｖ　〜
１０００ｋｅｖで行えばよい。これにより水平チャネル
部領域に転送チャネル部より濃度の濃いＰ形基板領域５
６を形成する。

この後、絶縁膜５４を残したまま、酸化を行うことによ
り、第１８図（Ｃ）に示すように水平チャネル部のゲー
ト酸化膜厚を転送チャネル部のそれより厚く形成できる
。以後この酸化膜５３を残したままゲート電極群を形成
すれば所望のセンサが得られる。

次に末弟３の実施例による電荷結合素子の他の製造方法
を第１９図について説明する。

まず、第１導電形（ｐ形）の半導体基板６１上の転送チ
ャネル及び第１．第２の水平チャネルにあたる領域に第
２導電形（ｎ形）の不純物を１×１（１１２〜１×１Ｏ
１３ｃＩ１１−２程度注入してｎ形１’！ｉ６２を形成
する。必要であればこれに適当な熱処理を加えればよい
。さらに同しく転送チャネル及び第１、第２の水平チャ
ネルにあたる領域に第１導電形（ｐ形）の不純物を前記
ｎ形層より深い部分に注水されるような高エネルギーで
注入し、第１９図（ａ）に示すようにＰ゛形不純物層６
６を形成する。

例えばｐ形不純物としてボロンを用いる場合には２００
ｋｅｖ〜１００Ｏｋｅｖ程度のエネルギーで５　Ｘ　１
０　”　〜５　Ｘ　Ｉ　Ｑ　’Ｚｃｍ−Ｚ程度注入すれ
ばよい。

次に基板表面上に水平チャネル部に所望の厚さのゲート
酸化膜６３を形成し、さらにこのゲート酸化１１Ｗ６３
上にレジスト６５を塗布し、転送チャネル部にあたる領
域のゲート酸化膜を取り除けるようにレジスト６５を第
１９図（ｂ）に示すようにパターニングする。次にこの
レジスト６５をマスクとして用いて、ＲＩＥなどの異方
性エツチングにより、転送チャネル部にあたる領域のゲ
ート酸化膜を取り除く。さらにゲート酸化膜を取り除く
ために設けたレジスト６５を引き続きマスクとして用い
て、第１９図（Ｃ）る示すように、第２導電形（ｎ形）
の不純物を転送チャネル部の第１導電形基板濃度が水平
チャネル部のそれよりも薄くなるように高エネルギーで
注入する。例えばｎ形イオンとして、リンを用いる場合
には２００ｋｅｖ〜２０００ｋｅｖ程度のエネルギーで
５×１（１１′〜５×１（１１ｚＣ１１−２程度注入す
ればよい。

この後第１９図では示していないが、基板表面に転送チ
ャネル部に所望の厚さのゲート酸化膜が形成されるよう
に酸化し、これらゲート酸化膜を取り除くことなくゲー
ト電極群を形成することにより、第１７図に示した構造
を得ることができる。

なお、上記第３の実施例ではｎ形不純物層は転送チャネ
ル、水平チャネルとも同一のものであったが、転送チャ
フル部に比べて水平チャネル部の基板濃度が濃ければ、
ｎ形不純物層は転送チャネル部、水平チャ名ル部で異な
ってもよく上記第３の実施例と同様の効果を奏する。

また、上記第１〜第３の実施例では、光電変換部が２次
元的に配置されたいわゆるエリアセンサに用いられるも
のについて述べたが、本発明による電荷結合素子は光電
変換部が１次元的に配置されたいわゆるリニアセンサに
も用いることができることはいうまでもない。

第２３図は、光電変換部がリニアセンサである本発明の
第４の実施例を示す図であり、図において、８１は直線
状に配列されたフォトダイオード、８２はフォトダイオ
ード８１から第１の水平チャネル８４に電荷を読み出す
電荷読み出し部、８３は電荷読み出しゲートである。こ
こで電荷読み出し部８２の導電形は基板と同じ第１導電
形であってもよいし、第１の水平チャネル８４と同し第
２導電形であってもよい。

８５は第２の水平チャネルであり、８６は第１の水平チ
ャネル８４から第２の水平チャネル８５に電荷を送る転
送チャネルである。電荷転送ゲート電極８７．８８は端
子Ｈ１に、電荷転送ゲート電極８９．９０は端子Ｈ２に
接続されている。

末弟４の実施例において、第１、第２の水平チャネル８
４．８５と転送チャネル８６のポテンシャル関係は上記
実施例と同様の関係を有するように構成されており、ま
た端子Ｈ１，Ｈ２にはそれぞれ上記実施例と同様のクロ
ンクパルスが印加される。この結果、末弟４の実施例は
上記実施例と同様の動作を行なうものである。

〔発明の効果〕

以上のように、この発明によれば電荷結合素子において
、転送チャネルの第２導電形不純物層と第１導電形半導
体基板との接合深さを、第１及び第２の水平チャネルの
第２導電形不純物層と第１導電形半導体基板との接合深
さよりも深くなし、かつ上記転送チャネルの第２導電形
不純物層の不純物濃度が上記第１及び第２の水平チャネ
ルの第２導電形不純物層の不純物濃度より薄くなすこと
により、あるいは、転送チャネルの第２導電形不純物層
の濃度を第１及び第２の水平チャネルの第２導電形不純
物層の不純物より濃く形成し、かつ転送チャネルとゲー
ト電極群との間にある絶縁膜の厚さを第１及び第２の水
平チャネルとゲート！極群の間にある絶縁膜の厚さより
も薄く形成することにより、あるいは、転送チャネル部
下の第１導電形半導体基板の濃度を、第１．第２の水平
チャネル部下の第１導電形半導体基板の濃度よりも薄く
形成し、かつ転送チャネルとゲート電極群との間にある
絶縁膜の厚さを第１．第２の水平チャネルとゲート電極
群との間にある絶縁膜の厚さよりも薄く形成することに
より、転送チャネルのピンニングポテンシャルが水平チ
ャネルのピンニングポテンシャルよりも深く、かつ転送
チャネルのピンニングに至るゲート電位が水平チャネル
のピンニングに至るゲート電位よりも絶対値において小
さくなるようにしたから、水平チャネル上に設けられた
ゲート電極群に水平チャネルがピンニングに至るゲート
電位を印加することにより、第１の水平チャネルの電荷
を転送チャネルに転送でき、さらに水平チャネル上に設
けられたゲート電極に印加するクロックにより、第１の
水平チャネルから第２の水平チャネルに電荷を転送でき
る。このため、従来の構成で必要とされた転送チャネル
上の制御ゲート電極を省略できるので、各電極相互間の
段差を解消でき、個々の電極の断線、電極のショートな
どの不良を防止でき、高密度のＣＣＤを歩留まりよく製
造できる効果がある。

また、この発明によれば電荷結合素子の製造方法におい
て、上述のポテンシャル関係を有する転送チャネル、及
び水平チャ名ルを基板上に自己整合的に形成するように
したから、転送チャネルと水平チャネルの間にポテンシ
ャルのくぼみゃポテンシャルのバリアが形成されること
がなく、転送特性の良好な電荷結合素子を製造できる効
果がある。

また、この発明によれば電荷結合素子の製造方法におい
て、第１導電形の注入で水平チャネルの接合の接合深さ
を浅くするようにしたから、そのピンニングポテンシャ
ルを浅くすることができ、水平チャネルと転送チャネル
とのピンニングポテンシャル差を大きくできるので、電
荷転送が行ないやすくなる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による電荷結合素子を示す平面
パターン図、第２図は本発明の第１の実施例による電荷
結合素子の第１図の■−■線断面図、第３図は本発明の
実施例による電荷結合素子の各端子に印加されるクロ、
クパルスのタイムチャート図、第４図は本発明の第１の
実施例による電荷結合素子の第１図の■−■線断面での
各時刻におけるポテンシャルの変化と信号電荷の動きと
を模式的に示す説明図、第５図はＢＣＣＤにおけるゲー
ト電極に印加する電圧とポテンシャルの極小点との関係
を示す特性図、第６図はゲート電圧と深さ方向のバンド
との関係を示す説明図、第７図は水平ＣＣＤチャネルの
転送りロンクパルスのタイムチャート図、第８図は水平
ＣＣＤチャネルでの転送時のポテンシャル変化を示す説
明図、第９図は第２図の電荷結合素子の製造方法を示す
断面工程図、第１０図は従来製造法で起こり得る問題を
示すための断面図、第１１図は本発明の第１の実施例の
変形例を示す断面図、第１２図は本発明の第２の実施例
による電荷結合素子の第１図の■−■線断面図、第１３
図は本発明の第２の実施例による電荷結合素子の第１図
の■−■線断面での各時刻におけるポテンシャルの変化
と信号電荷の動きとを模式的に示す説明図、第１４図は
第１２図の電荷結合素子の製造方法を示す工程断面図、
第１５図は第１２図の電荷結合素子の他の製造方法を示
す工程断面図、第１６図は第１２図の電荷結合素子のさ
らに他の製造方法を示す工程断面図、第１７図は本発明
の第３の実施例による電荷結合素子の第１図のｆｆ１Ｉ
線断面図、第１８図は第】７図の電荷結合素子の製造方
法を示す工程断面図、第１９図は第１７図の電荷結合素
子の他の製造方法を示す工程断面図、第２０図は従来の
電荷結合素子を示す平面パターン図、第２１図は第２０
図の素子の各端子に印加されるクロックパルスのタイム
チャート図、第２２図は第２０図のｘｎ−ｘ■線断面出
の各時刻におけるポテンシャルの変化と信号電荷の動き
とを模式的に示す説明図、第２３図は本発明の第４の実
施例による電荷結合素子を示す平面パターン図である。 １．８１はフォトダイオード、２．８２は転送ゲート、
３は垂直ＣＯＤチャネル、４は最終電極、５．６，８４
．８５は水平ＣＣＤチャネル、５ａはｎ形埋め込み層、
７〜１０．８７〜９０は電極、１２．８６は転送チャネ
ル、１３はｐ形シリコン半導体基板、１４はチャネルス
トップ領域、１６はゲート絶縁Ｍ。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 （１）第１導電形の半導体基板上に形成された第２導電
   形の第１の水平チャネルと、この第１の水平チャネルに
   対して一定の間隔で設けられた第２導電形の第２の水平
   チャネルと、これらの第１及び第２の水平チャネルを接
   続する第２導電形の転送チャネルとを有し、第１の水平
   チャネル内の電荷を第２の水平チャネルに転送させるよ
   うにした電荷結合素子において、 前記転送チャネルのピンニングポテンシャルが前記水平
   チャネルのピンニングポテンシャルよりも深く設定され
   ており、かつ前記転送チャネルのピンニングに至るゲー
   ト電位が前記水平チャネルのピンニングに至るゲート電
   位よりも絶対値において小さいことを特徴とする電荷結
   合素子。（２）第１導電形の半導体基板上に形成された
   第２導電形の第１の水平チャネルと、この第１の水平チ
   ャネルに対して一定の間隔で設けられた第２導電形の第
   ２の水平チャネルと、これらの第１及び第２の水平チャ
   ネルを接続する第２導電形の転送チャネルとを有し、第
   １の水平チャネル内の電荷を第２の水平チャネルに転送
   させるようにした電荷結合素子において、 上記転送チャネルの第２導電形不純物層と上記第１導電
   形半導体基板との接合深さを上記第１及び第２の水平チ
   ャネルの第２導電形不純物層と上記第１導電形半導体基
   板との接合深さよりも深くなし、かつ上記転送チャネル
   の第２導電形の不純物層の不純物濃度が上記第１及び第
   ２の水平チャネルの第２導電形不純物層の不純物濃度よ
   り薄くなすことにより、上記転送チャネルのピンニング
   ポテンシャルが上記水平チャネルのピンニングポテンシ
   ャルよりも深く、かつ上記転送チャネルのピンニングに
   至るゲート電位が上記水平チャネルのピンニングに至る
   ゲート電位よりも絶対値において小さくなるようにした
   ことを特徴とする電荷結合素子。 （３）第１導電形の半導体基板上に形成された第２導電
   形の第１の水平チャネルと、この第１の水平チャネルに
   対して一定の間隔で設けられた第２導電形の第２の水平
   チャネルと、これらの第１及び第２の水平チャネルを接
   続する第２導電形の転送チャネルとを有し、第１の水平
   チャネル内の電荷を第２の水平チャネルに転送させるよ
   うにした電荷結合素子において、 上記転送チャネルの第２導電不純物層の不純物濃度を上
   記第１及び第２の水平チャネルの第２導電形不純物層の
   不純物濃度より濃く形成し、かつ上記転送チャネルとゲ
   ート電極群との間にある絶縁膜の厚さを上記第１及び第
   ２の水平チャネルとゲート電極群との間にある絶縁膜の
   厚さよりも薄く形成することにより、上記転送チャネル
   のピンニングポテンシャルが上記水平チャネルのピンニ
   ングポテンシャルよりも深く、かつ上記転送チャネルの
   ピンニングに至るゲート電位が上記水平チャネルのピン
   ニングに至るゲート電位よりも絶対値において小さくな
   るようにしたことを特徴とする電荷結合素子。 （４）第１導電形の半導体基板上に形成された第２導電
   形の第１の水平チャネルと、この第１の水平チャネルに
   対して一定の間隔で設けられた第２導電形の第２の水平
   チャネルと、これらの第１及び第２の水平チャネルを接
   続する第２導電形の転送チャネルとを有し、第１の水平
   チャネル内の電荷を第２の水平チャネルに転送させるよ
   うにした電荷結合素子において、 上記転送チャネル部下の上記第１導電形半導体基板の濃
   度が、上記第１、第２の水平チャネル部下の上記第１導
   電形半導体基板の濃度よりも薄く形成され、かつ上記転
   送チャネルとゲート電極群との間にある絶縁膜の厚さを
   上記第１及び第２の水平チャネルとゲート電極群との間
   にある絶縁膜の厚さよりも薄く形成することにより、上
   記転送チャネルのピンニングポテンシャルが上記水平チ
   ャネルのピンニングポテンシャルよりも深く、かつ上記
   転送チャネルのピンニングに至るゲート電位が上記水平
   チャネルのピンニングに至るゲート電位よりも絶対値に
   おいて小さくなるようにしたことを特徴とする電荷結合
   素子。 （５）第１導電形の半導体基板上に形成された第２導電
   形の垂直チャネルと、この垂直チャネルに接続された第
   ２導電形の第１の水平チャネルと、この第１の水平チャ
   ネルに対して一定の間隔で設けられた第２導電形の第２
   の水平チャネルと、これらの第１及び第２の水平チャネ
   ルを接続する第２導電形の転送チャネルとを有し、第１
   の水平チャネル内の電荷を第２の水平チャネルに転送さ
   せるようにした電荷結合素子において、 前記転送チャネルのピンニングポテンシャルが前記水平
   チャネルのピンニングポテンシャルよりも深く設定され
   ており、かつ前記転送チャネルのピンニングに至るゲー
   ト電位が前記水平チャネルのピンニングに至るゲート電
   位よりも絶対値において小さいことを特徴とする電荷結
   合素子。（６）第１導電形の半導体基板上に形成された
   第２導電形の垂直チャネルと、この垂直チャネルに接続
   された第２導電形の第１の水平チャネルと、この第１の
   水平チャネルに対して一定の間隔で設けられた第２導電
   形の第２の水平チャネルと、これらの第１及び第２の水
   平チャネルを接続する第２導電形の転送チャネルとを有
   し、第１の水平チャネル内の電荷を第２の水平チャネル
   に転送させるようにした電荷結合素子において、 上記転送チャネルの第２導電形不純物層と上記第１導電
   形半導体基板との接合深さを上記第１及び第２の水平チ
   ャネルの第２導電形不純物層と上記第１導電形半導体基
   板との接合深さよりも深くなし、かつ上記転送チャネル
   の第２導電形の不純物層の不純物濃度が上記第１及び第
   ２の水平チャネルの第２導電形不純物層の不純物濃度よ
   り薄くなすことにより、上記転送チャネルのピンニング
   ポテンシャルが上記水平チャネルのピンニングポテンシ
   ャルよりも深く、かつ上記転送チャネルのピンニングに
   至るゲート電位が上記水平チャネルのピンニングに至る
   ゲート電位よりも絶対値において小さくなるようにした
   ことを特徴とする電荷結合素子。 （７）第１導電形の半導体基板上に形成された第２導電
   形の垂直チャネルと、この垂直チャネルに接続された第
   ２導電形の第１の水平チャネルと、この第１の水平チャ
   ネルに対して一定の間隔で設けられた第２導電形の第２
   の水平チャネルと、これらの第１及び第２の水平チャネ
   ルを接続する第２導電形の転送チャネルとを有し、第１
   の水平チャネル内の電荷を第２の水平チャネルに転送さ
   せるようにした電荷結合素子において、 上記転送チャネルの第２導電不純物層の不純物濃度を上
   記第１及び第２の水平チャネルの第２導電形不純物層の
   不純物濃度より濃く形成し、かつ上記転送チャネルとゲ
   ート電極群との間にある絶縁膜の厚さを上記第１及び第
   ２の水平チャネルとゲート電極群との間にある絶縁膜の
   厚さよりも薄く形成することにより、上記転送チャネル
   のピンニングポテンシャルが上記水平チャネルのピンニ
   ングポテンシャルよりも深く、かつ上記転送チャネルの
   ピンニングに至るゲート電位が上記水平チャネルのピン
   ニングに至るゲート電位よりも絶対値において小さくな
   るようにしたことを特徴とする電荷結合素子。 （８）第１導電形の半導体基板上に形成された第２導電
   形の垂直チャネルと、この垂直チャネルに接続された第
   ２導電形の第１の水平チャネルと、この第１の水平チャ
   ネルに対して一定の間隔で設けられた第２導電形の第２
   の水平チャネルと、これらの第１及び第２の水平チャネ
   ルを接続する第２導電形の転送チャネルとを有し、第１
   の水平チャネル内の電荷を第２の水平チャネルに転送さ
   せるようにした電荷結合素子において、 上記転送チャネル部下の上記第１導電形半導体基板の濃
   度が、上記第１、第２の水平チャネル部下の上記第１導
   電形半導体基板の濃度よりも薄く形成され、かつ上記転
   送チャネルとゲート電極群との間にある絶縁膜の厚さを
   上記第１及び第２の水平チャネルとゲート電極群との間
   にある絶縁膜の厚さよりも薄く形成することにより、上
   記転送チャネルのピンニングポテンシャルが上記水平チ
   ャネルのピンニングポテンシャルよりも深く、かつ上記
   転送チャネルのピンニングに至るゲート電位が上記水平
   チャネルのピンニングに至るゲート電位よりも絶対値に
   おいて小さくなるようにしたことを特徴とする電荷結合
   素子。 （９）第１導電形の基板上に第２導電形の領域を形成す
   る工程と、 熱処理により上記第２導電形の領域よりも濃度の薄い第
   ２導電形の領域を形成する工程と、上記濃度の薄い第２
   導電形の領域の第１、第２の水平チャネルとなる領域に
   のみ第２導電形の不純物イオンを注入して第１、第２の
   水平チャネルを形成する工程と、 上記第１、第２の水平チャネル領域の下部にある上記濃
   度の薄い第２導電形の領域を第１導電形の領域となすよ
   うな注入エネルギー、注入量の第１導電形の不純物イオ
   ンを注入する工程とを含むことを特徴とする電荷結合素
   子の製造方法。（１０）第１導電形の基板上に濃度の薄
   い第２導電形の領域を形成する工程と、 転送チャネルとゲート電極群との間に形成される第１の
   ゲート絶縁膜の厚さを水平チャネルとゲート電極群との
   間に形成される第２のゲート絶縁膜の厚さよりも薄くす
   る工程と、 上記第２のゲート絶縁膜をマスクとして上記第１のゲー
   ト絶縁膜下部の上記濃度の薄い第２導電形の領域にのみ
   第２導電形の不純物を注入して転送チャネルを形成する
   工程とを含むことを特徴とする電荷結合素子の製造方法
   。 （１１）第１導電形の基板上に第２導電形の領域を形成
   する工程と、 ゲート絶縁膜を上記第２導電形の領域上に形成する工程
   と、 転送チャネルが形成される領域上のゲート絶縁膜上にゲ
   ート絶縁膜以外の物質の絶縁膜をパターニング形成する
   工程と、 上記ゲート絶縁膜以外の物質の絶縁膜をパターニングす
   る際のレジストパターンをマスクとして第１導電形の不
   純物を注入して第１、第２の水平チャネル及び転送チャ
   ネルを形成する工程と、転送チャネルの領域上のゲート
   絶縁膜の厚さを第１、第２の水平チャネルの領域上のゲ
   ート絶縁膜の厚さより薄く形成する工程とを含むことを
   特徴とする電荷結合素子の製造方法。 （１２）第１導電形の基板上に水平チャネルに所望の接
   合を形成する工程と、 上記半導体基板上にゲート絶縁膜を形成する工程と、 上記半導体基板上に設けたゲート絶縁膜のうち転送チャ
   ネル部にあたる領域の絶縁膜のみが取り除かれるように
   レジストをパターニングし、異方性エッチングを行う工
   程と、 上記ゲート絶縁膜を異方性エッチングするために設けた
   レジストをマスクとして、不純物イオン注入により転送
   チャネル部に所望の接合を形成する工程とを含むことを
   特徴とする電荷結合素子の製造方法。