JPH04207817A - オーバーサンプリング型ｄａ変換器 - Google Patents
オーバーサンプリング型ｄａ変換器Info
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- JPH04207817A JPH04207817A JP34045390A JP34045390A JPH04207817A JP H04207817 A JPH04207817 A JP H04207817A JP 34045390 A JP34045390 A JP 34045390A JP 34045390 A JP34045390 A JP 34045390A JP H04207817 A JPH04207817 A JP H04207817A
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Links
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- 238000007493 shaping process Methods 0.000 claims abstract description 15
- 238000005070 sampling Methods 0.000 claims abstract description 12
- 230000010354 integration Effects 0.000 claims description 2
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- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 208000023514 Barrett esophagus Diseases 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号をアナログ信号に変換するＤＡ
変換器に関するものであり、特にモノトニシティーが良
好でセロクロス歪か発生しないという特徴を有し、近年
ディジタルオーディオ機器に広く用いられるようになっ
たオーバーサンプリング型ＤＡ変換器に関する。
変換器に関するものであり、特にモノトニシティーが良
好でセロクロス歪か発生しないという特徴を有し、近年
ディジタルオーディオ機器に広く用いられるようになっ
たオーバーサンプリング型ＤＡ変換器に関する。
従来の技術
ＤＡ変換器は、過去に抵抗ラダー型のものや積分型のも
のが提案され、ディジタルオーディオ機器て使用されて
きた。しかし、抵抗ラダー型ＤＡ変換器は、良好なモノ
トニシティーを得て、しかもゼロクロス歪の発生を抑え
るには、抵抗値の精密なトリミングか必要であった。ま
た、積分型ＤＡ変換器はモノトニシティーは良好でセロ
クロス歪も発生しないが、積分動作に非常に高い周波数
のクロック信号を必要とした。また従来、後段に接続す
るアナログフィルタの次数を低く抑えて、アナログフィ
ルタによる位相回りを小さくし、再生音の品質を高める
ために、ＤＡ変換器の前段にオーバーサンプルデイノタ
ルフィルタを接続してサンプリング周波数を４〜８倍に
高めておく技術が実施されるようになった。このように
なってからは、積分型ＤＡ変換器は、積分動作に使うク
ロック信号かあまりに高くなりすぎて実用性を失った。
のが提案され、ディジタルオーディオ機器て使用されて
きた。しかし、抵抗ラダー型ＤＡ変換器は、良好なモノ
トニシティーを得て、しかもゼロクロス歪の発生を抑え
るには、抵抗値の精密なトリミングか必要であった。ま
た、積分型ＤＡ変換器はモノトニシティーは良好でセロ
クロス歪も発生しないが、積分動作に非常に高い周波数
のクロック信号を必要とした。また従来、後段に接続す
るアナログフィルタの次数を低く抑えて、アナログフィ
ルタによる位相回りを小さくし、再生音の品質を高める
ために、ＤＡ変換器の前段にオーバーサンプルデイノタ
ルフィルタを接続してサンプリング周波数を４〜８倍に
高めておく技術が実施されるようになった。このように
なってからは、積分型ＤＡ変換器は、積分動作に使うク
ロック信号かあまりに高くなりすぎて実用性を失った。
代わりに登場したのかオーバーサンプリング型ＤＡ変換
器である。
器である。
このオーバーサンプリング型ＤＡ変換器は、ΔΣ変調器
によってディジタル信号を再量子化するとともに発生す
る量子化ノイズに微分特性を持たせ、信号帯域内の量子
化ノイズを信号帯域外に追いやる。これはノイズシェー
ビングと呼ばれており、そうすることてサンプルのビッ
ト数を極度に減らすことができる。
によってディジタル信号を再量子化するとともに発生す
る量子化ノイズに微分特性を持たせ、信号帯域内の量子
化ノイズを信号帯域外に追いやる。これはノイズシェー
ビングと呼ばれており、そうすることてサンプルのビッ
ト数を極度に減らすことができる。
ところて、ΔΣ変換器の次数をＮとすれば、ΔΣ変調器
の入力Ｘ（Ｚ）、出力Ｙ （Ｚ）及び量子化ノイズＱ
（Ｚ）は、つぎの式て表される。
の入力Ｘ（Ｚ）、出力Ｙ （Ｚ）及び量子化ノイズＱ
（Ｚ）は、つぎの式て表される。
Ｙ（Ｚ） ＝ＸＣＺ）−（１−Ｚ−’） ’ −Ｑ（
Ｚ）＋１！したかって、（１−Ｚ−’）の項か微分特性
の項なのてΔΣ変換器の次数を上げればノイズシェービ
ングの効果もそれたけ上かり、信号帯域内のノイズも減
少する。たたし、３次以上のΔΣ変調器では、系か不安
定となるのを避けるため、再量子化器として３値以上の
量子化レベルを有する必要かあることか知られている。
Ｚ）＋１！したかって、（１−Ｚ−’）の項か微分特性
の項なのてΔΣ変換器の次数を上げればノイズシェービ
ングの効果もそれたけ上かり、信号帯域内のノイズも減
少する。たたし、３次以上のΔΣ変調器では、系か不安
定となるのを避けるため、再量子化器として３値以上の
量子化レベルを有する必要かあることか知られている。
たとえば４次のΔΣ変調器を用いる場合には、最低３ビ
ツトの量子化出力か必要である。したかつてこの場合に
はＹ （Ｚ）が３ビツト出力となる。
ツトの量子化出力か必要である。したかつてこの場合に
はＹ （Ｚ）が３ビツト出力となる。
このような場合の従来例を第２図に示す。第２図に於い
てディジタルフィルタ２０１は補間フィルタてあり、サ
ンプリング周波数ｆｓに同期して入力される１６ビツト
の入力信号ＤＩＮから、サンプリング周波数がｆｓの６
４倍の周波数である信号Ｘを生成する。ノイズシェープ
回路２０２は３次のΔΣ変調器からなり、信号Ｘを入力
してヒツト数を３ビツトに再量子化しサンプリング周波
数かｆｓの６４倍の信号Ｙとして出力する。Ｐ Ｗ Ｍ
２０３はパルス幅変調器であり、ＲＯＭ（読みだし専
用メモリ）に記憶した８種類のパルス幅データを、信号
Ｙの３ビツトのデータに応してｆｓの５１２倍の周波数
のクロックＦ Ｓ ５１２に同期して読み出し、それに
よってパルス幅変調を行なう。ローパスフィルタ２０４
はアナログフィルタであり、ＰＷＭ２０３の出力するパ
ルス幅変調信号（ＰＷＭ信号）に含まれる高域成分を除
去し、アナログ信号Ｖ。Ｕ？を再生する。
てディジタルフィルタ２０１は補間フィルタてあり、サ
ンプリング周波数ｆｓに同期して入力される１６ビツト
の入力信号ＤＩＮから、サンプリング周波数がｆｓの６
４倍の周波数である信号Ｘを生成する。ノイズシェープ
回路２０２は３次のΔΣ変調器からなり、信号Ｘを入力
してヒツト数を３ビツトに再量子化しサンプリング周波
数かｆｓの６４倍の信号Ｙとして出力する。Ｐ Ｗ Ｍ
２０３はパルス幅変調器であり、ＲＯＭ（読みだし専
用メモリ）に記憶した８種類のパルス幅データを、信号
Ｙの３ビツトのデータに応してｆｓの５１２倍の周波数
のクロックＦ Ｓ ５１２に同期して読み出し、それに
よってパルス幅変調を行なう。ローパスフィルタ２０４
はアナログフィルタであり、ＰＷＭ２０３の出力するパ
ルス幅変調信号（ＰＷＭ信号）に含まれる高域成分を除
去し、アナログ信号Ｖ。Ｕ？を再生する。
発明か解決しようとする課題
上記の従来例に於いて、Ｐ Ｗ Ｍ ２０３は複数ビッ
トの入力信号Ｙを１ビツトの信号Ｐに変換している。し
かしＰＷＭ信号信号時間精度はタロツク信号Ｆ Ｓ ５
１２の時間精度に依存しているため、このＦ Ｓ ５１
２にジッタが含まれると、それはそのままＰＷＭ信号を
周波数変調することになり、信号帯域に多大のノイズを
もたらす。したかってこの従来例ては、Ｆ Ｓ ５１２
のクロック純度が非常に高くなければ、再生信号の信号
対雑音比は高くてきない。たとえばＣＤプレーヤなとの
再生専用のオーディオ機器に用いる場合には、ＦＳ５１
２を水晶発振器から供給するようにすればよい。しかし
、最近世に出回りつつあるディジタルアンプやＤＡＴな
どに使用する場合、これらの機器はディジタル接続され
た場合に受信器となるので、Ｆ Ｓ ５１２をＰＬＬ回
路で発生させることになり、ジッタ量はかなりのものと
なる。したがって、再生音の品質を損ねてしまう。
トの入力信号Ｙを１ビツトの信号Ｐに変換している。し
かしＰＷＭ信号信号時間精度はタロツク信号Ｆ Ｓ ５
１２の時間精度に依存しているため、このＦ Ｓ ５１
２にジッタが含まれると、それはそのままＰＷＭ信号を
周波数変調することになり、信号帯域に多大のノイズを
もたらす。したかってこの従来例ては、Ｆ Ｓ ５１２
のクロック純度が非常に高くなければ、再生信号の信号
対雑音比は高くてきない。たとえばＣＤプレーヤなとの
再生専用のオーディオ機器に用いる場合には、ＦＳ５１
２を水晶発振器から供給するようにすればよい。しかし
、最近世に出回りつつあるディジタルアンプやＤＡＴな
どに使用する場合、これらの機器はディジタル接続され
た場合に受信器となるので、Ｆ Ｓ ５１２をＰＬＬ回
路で発生させることになり、ジッタ量はかなりのものと
なる。したがって、再生音の品質を損ねてしまう。
課題を解決するための手段
本発明は上記の問題点に鑑みて為されたものである。本
発明ではノイズシェープ回路の出力をパルス幅変調せず
に積分し多値出力する。これをアナログフィルタて平滑
して再生信号を得ている。
発明ではノイズシェープ回路の出力をパルス幅変調せず
に積分し多値出力する。これをアナログフィルタて平滑
して再生信号を得ている。
そのだめの構成としては、入力されるＰＣＭデータのサ
ンプリング周波数ｆｓをに倍（ｋは整数）に高めるディ
ジタルフィルタと、前記ディジタルフィルタ、の出力を
３値以上のレベルに量子化すると同時に量子化ノイズを
信号帯域外に追いやるノイズシェープ回路と、前記ノイ
ズシェープ回路の出力する量子化レベルに比例した電荷
量を積分する積分器と、前記積分器の出力をサンプリン
グ周波数ｆｓのに倍のクロック信号に同期してサンプル
ホールドするサンプルホールド回路とを備えている。
ンプリング周波数ｆｓをに倍（ｋは整数）に高めるディ
ジタルフィルタと、前記ディジタルフィルタ、の出力を
３値以上のレベルに量子化すると同時に量子化ノイズを
信号帯域外に追いやるノイズシェープ回路と、前記ノイ
ズシェープ回路の出力する量子化レベルに比例した電荷
量を積分する積分器と、前記積分器の出力をサンプリン
グ周波数ｆｓのに倍のクロック信号に同期してサンプル
ホールドするサンプルホールド回路とを備えている。
作用
このように構成すれば、ノイズシェープ回路の出力をパ
ルス幅変調しないので、ＤＡ変換器出力の周期かｆｓの
に倍に留まり、ジッタノイズの発生か抑制され、したか
ってジッタを含みゃすいＰＬＬからのクロック信号を用
いる場合ても、高品位の再生信号か得られる。
ルス幅変調しないので、ＤＡ変換器出力の周期かｆｓの
に倍に留まり、ジッタノイズの発生か抑制され、したか
ってジッタを含みゃすいＰＬＬからのクロック信号を用
いる場合ても、高品位の再生信号か得られる。
実施例
第１図は本発明の実施例を示すブロック図である。この
第１図においてディジタルフィルタ１０１は補間フィル
タであり、サンプリング周波数ｆｓに同期して入力され
る１６ビツトの入力信号ＤＩＮから、サンプリング周波
数かｆｓの６４倍の周波数である信号Ｘを生成する。ノ
イズシェープ回路１０２は３次のΔΣ変調器からなり、
信号Ｘを入力してピット数を３ビツトに再量子化し、サ
ンプリング周波数かｆｓの６４倍の信号Ｙとして出力す
る。ディジタルフィルタ＋０１およびノイズシェープ回
路＋０２は、周波数かｆｓの６４倍のクロ、り信号ＦＳ
６４に同期して動作する。積分器１０３は、ノイズシェ
ープ回路１０２の出力Ｙの量子化レヘ／Ｌに比例した電
荷量を積分する。基準クロック発生器１０６は、たとえ
ば水晶発振器からなり、ＦＳ６４とは非同期の基準クロ
ックＭＣＫを生成する。サンプルホールド回路１０４は
、積分器１０３の出力する電圧をＦＳ６４に同期したタ
イミングでサンプルホールドする。ローパスフィルタ１
０５は、サンプルホールド回路１０４の出力の信号帯域
外の成分を除去するためのアナログフィルタである。
第１図においてディジタルフィルタ１０１は補間フィル
タであり、サンプリング周波数ｆｓに同期して入力され
る１６ビツトの入力信号ＤＩＮから、サンプリング周波
数かｆｓの６４倍の周波数である信号Ｘを生成する。ノ
イズシェープ回路１０２は３次のΔΣ変調器からなり、
信号Ｘを入力してピット数を３ビツトに再量子化し、サ
ンプリング周波数かｆｓの６４倍の信号Ｙとして出力す
る。ディジタルフィルタ＋０１およびノイズシェープ回
路＋０２は、周波数かｆｓの６４倍のクロ、り信号ＦＳ
６４に同期して動作する。積分器１０３は、ノイズシェ
ープ回路１０２の出力Ｙの量子化レヘ／Ｌに比例した電
荷量を積分する。基準クロック発生器１０６は、たとえ
ば水晶発振器からなり、ＦＳ６４とは非同期の基準クロ
ックＭＣＫを生成する。サンプルホールド回路１０４は
、積分器１０３の出力する電圧をＦＳ６４に同期したタ
イミングでサンプルホールドする。ローパスフィルタ１
０５は、サンプルホールド回路１０４の出力の信号帯域
外の成分を除去するためのアナログフィルタである。
第１図において、ディジタルフィルタ１０１およびノイ
ズシェープ回路１０２は従来技術のものと同してあり、
本発明の主要部てはないので、その動作説明は省略する
。
ズシェープ回路１０２は従来技術のものと同してあり、
本発明の主要部てはないので、その動作説明は省略する
。
本発明の主要部である積分器１０３およびサンプルホー
ルド回路１０４の動作を説明する。第２図は積分器＋０
３とサンプルホールド回路１０４との構成図である。第
２図において、デコーダ３０１はノイズシェープ回路１
０２からの７レベルの出力Ｙを第１表に従ってデコード
する。
ルド回路１０４の動作を説明する。第２図は積分器＋０
３とサンプルホールド回路１０４との構成図である。第
２図において、デコーダ３０１はノイズシェープ回路１
０２からの７レベルの出力Ｙを第１表に従ってデコード
する。
デコーダ３０１の出力ａ −ｇは、８ビツトのパラレル
入カンリアル出力型シフトレジスタ３０２のパラレル入
力端子Ａ−Ｇに接続されている。これらはパルス信号Ｌ
Ｄによってシフトレジスタ３０２にロードされる。この
とき、シフトレジスタ３０２のパラレル入力端子Ｈは接
地されており、論理“０“かロートされる。その後クロ
ックＭＣＫによって、出力端子ＱＨより信号ＳＯＮとし
て初めに入力端子Ｈからロードされた論理“０”出力さ
れ、続いてｇからロードされた値か出力される。以降、
ｆ、ｅ、ｄ、ｃ、ｂ、ａからロートされた値か順に出力
される。その後はシフトレジスタ３０２のシリアル人力
ＳＩか接地されているため、“０”を出力する。抵抗３
０３ａ、３０３ｂ、３０３ｃと、スイッチ３０３ｄ、３
０３ｅと、コンデンサ３０３ｆと、演算増幅器３０３ｇ
と、定電流源３０３ｈとは、積分回路を構成している。
入カンリアル出力型シフトレジスタ３０２のパラレル入
力端子Ａ−Ｇに接続されている。これらはパルス信号Ｌ
Ｄによってシフトレジスタ３０２にロードされる。この
とき、シフトレジスタ３０２のパラレル入力端子Ｈは接
地されており、論理“０“かロートされる。その後クロ
ックＭＣＫによって、出力端子ＱＨより信号ＳＯＮとし
て初めに入力端子Ｈからロードされた論理“０”出力さ
れ、続いてｇからロードされた値か出力される。以降、
ｆ、ｅ、ｄ、ｃ、ｂ、ａからロートされた値か順に出力
される。その後はシフトレジスタ３０２のシリアル人力
ＳＩか接地されているため、“０”を出力する。抵抗３
０３ａ、３０３ｂ、３０３ｃと、スイッチ３０３ｄ、３
０３ｅと、コンデンサ３０３ｆと、演算増幅器３０３ｇ
と、定電流源３０３ｈとは、積分回路を構成している。
この積分回路は、信号ＳＯＮが論理“１”の期間たけ定
電流源３０３ｈからの電流をコンデンサ３０３ｆに充電
する。抵抗３０４ａと、スイッチ３０４ｂと、コンデン
サ３０４ｃと、演算増幅器３０４ｄとは、サンプルホー
ルド回路を構成しており、積分器１０３の出力する電圧
をサンプルホールドする。タイミング発生器３０５は、
シフトレジスタのロートパルスＬＤと、サシプルホール
ト回路＋０４のスイッチ３０４ｂの開閉タイミング信号
ＳＨとを生成する。
電流源３０３ｈからの電流をコンデンサ３０３ｆに充電
する。抵抗３０４ａと、スイッチ３０４ｂと、コンデン
サ３０４ｃと、演算増幅器３０４ｄとは、サンプルホー
ルド回路を構成しており、積分器１０３の出力する電圧
をサンプルホールドする。タイミング発生器３０５は、
シフトレジスタのロートパルスＬＤと、サシプルホール
ト回路＋０４のスイッチ３０４ｂの開閉タイミング信号
ＳＨとを生成する。
第３図にタイミング発生器３０５の構成を示す。
第４図のタイミング図を用いて、°第２図および第３図
の回路動作を説明する。信号Ｙは、第４図の（ａ）およ
び（ｂ）に示すように、Ｆ Ｓ ６４に同期してデコー
ダ３０１に入力される。第３図のレジスタ４０９および
レジスタ４１０は、ＦＳ６４をＭＣＫの１周期以上遅延
させて同期化した信号Ｄ６４を生成する。レジスタ４１
１は、Ｉ）６４をＭＣＫの１周期だけ遅延させた信号Ｄ
Ｄ６４を生成する。インバータ回路４０７およびアンド
回路４０８は、Ｄ６４とＤＤ６４から、パルス信号ＬＤ
を生成する。ゆえにＬＤはＦＳ６４の立ち上がりエツジ
の直後に発生する（第４図の（ｄ））。
の回路動作を説明する。信号Ｙは、第４図の（ａ）およ
び（ｂ）に示すように、Ｆ Ｓ ６４に同期してデコー
ダ３０１に入力される。第３図のレジスタ４０９および
レジスタ４１０は、ＦＳ６４をＭＣＫの１周期以上遅延
させて同期化した信号Ｄ６４を生成する。レジスタ４１
１は、Ｉ）６４をＭＣＫの１周期だけ遅延させた信号Ｄ
Ｄ６４を生成する。インバータ回路４０７およびアンド
回路４０８は、Ｄ６４とＤＤ６４から、パルス信号ＬＤ
を生成する。ゆえにＬＤはＦＳ６４の立ち上がりエツジ
の直後に発生する（第４図の（ｄ））。
第４図のへ点ては、シフトレジスタ３０２はパルス信号
ＬＤでデコーダ３０１の出力を取り込む。第１表に見ら
れるように、Ｙか“−１”の場合は０〜ｇのみか“ｌ”
である。したかって、第４図の（ｅ＋のＳＯＮはＡ点の
後ＭＣＫの３周期分たけハイレベルとなる。Ｓ、ＯＮは
スイッチ３０３ｅを閉成する。
ＬＤでデコーダ３０１の出力を取り込む。第１表に見ら
れるように、Ｙか“−１”の場合は０〜ｇのみか“ｌ”
である。したかって、第４図の（ｅ＋のＳＯＮはＡ点の
後ＭＣＫの３周期分たけハイレベルとなる。Ｓ、ＯＮは
スイッチ３０３ｅを閉成する。
ＬＤとＳＯＮとのタイミング関係は、第４図に示すよう
に、ＬＤのパルス出力のあとでＳＯＮかハイレベルにな
る。ＬＤかハイレベルの区間でスイッチ３０３ｄは閉成
し、抵抗３０３ｂを介してコンデンサ３０３ｆはディス
チャージされる。ＬＤかローレベルとなり、ＳＯＮかハ
イレベルの区間では、スイッチ３０３ｅは閉成し、スイ
ッチ３０３ｄは開放する。したかって、定電流源３０３
ｈからの電流は、ＳＯＮかハイレベルの区間たけコンデ
ンサ３０３ｆにチャージされる。演算増幅器３０３ｇの
（＋）側入力は接地されており、（−）側入力は仮想接
地となるため、ＶＣＯはコンデンサ３０３ｆの両端電圧
に等しい。したかって演算増幅器３０３ｇの出力電圧Ｖ
ｃｏは、第４図の（ｇ）に見られるように、ＳＯＮか
ハイレベルの区間たけ直線的に上昇し、その後一定値を
保持する。コンデンサ３０３ｆの容量をＣ０Ｎ、定電流
源３０３ｈの電流値を１とすると、一定値を保持してい
るときの積分器１０３の出力電圧Ｖ。。は、 ＝Ｉ−ｍ−ΔＴ／ＣｏＮ （３）＝３−１・Δ
Ｔ／ＣｏＮ（４＋ となる。たたし、ｍはデコーダ３０１の出力ａ −ｇの
中の“１”の個数であり、ΔＴはＭＣＫの周期てあり、
ｍ・ΔＴはＳＯＮのハイレベル区間の長さである。
に、ＬＤのパルス出力のあとでＳＯＮかハイレベルにな
る。ＬＤかハイレベルの区間でスイッチ３０３ｄは閉成
し、抵抗３０３ｂを介してコンデンサ３０３ｆはディス
チャージされる。ＬＤかローレベルとなり、ＳＯＮかハ
イレベルの区間では、スイッチ３０３ｅは閉成し、スイ
ッチ３０３ｄは開放する。したかって、定電流源３０３
ｈからの電流は、ＳＯＮかハイレベルの区間たけコンデ
ンサ３０３ｆにチャージされる。演算増幅器３０３ｇの
（＋）側入力は接地されており、（−）側入力は仮想接
地となるため、ＶＣＯはコンデンサ３０３ｆの両端電圧
に等しい。したかって演算増幅器３０３ｇの出力電圧Ｖ
ｃｏは、第４図の（ｇ）に見られるように、ＳＯＮか
ハイレベルの区間たけ直線的に上昇し、その後一定値を
保持する。コンデンサ３０３ｆの容量をＣ０Ｎ、定電流
源３０３ｈの電流値を１とすると、一定値を保持してい
るときの積分器１０３の出力電圧Ｖ。。は、 ＝Ｉ−ｍ−ΔＴ／ＣｏＮ （３）＝３−１・Δ
Ｔ／ＣｏＮ（４＋ となる。たたし、ｍはデコーダ３０１の出力ａ −ｇの
中の“１”の個数であり、ΔＴはＭＣＫの周期てあり、
ｍ・ΔＴはＳＯＮのハイレベル区間の長さである。
つぎに第４図の０点においては、Ｙか“３”であるので
、シフトレジスタ３０２は、パルス信号ＬＤで、デコー
ダ３０１の出力としてａ −ｇすへて“１”を取り込む
。したかって０点の後はＳＯＮはＭＣＫの７周期分ハイ
レベルとなり、今度は電圧Ｖｃｏは、 Ｖｃｏ（Ｃ） ＝ ”ｔ−■−ΔＴ／ＣｏＮ
（５）となる。このように、Ｖ（、）はＹの表す量子化
レベルに比例した電圧となる。
、シフトレジスタ３０２は、パルス信号ＬＤで、デコー
ダ３０１の出力としてａ −ｇすへて“１”を取り込む
。したかって０点の後はＳＯＮはＭＣＫの７周期分ハイ
レベルとなり、今度は電圧Ｖｃｏは、 Ｖｃｏ（Ｃ） ＝ ”ｔ−■−ΔＴ／ＣｏＮ
（５）となる。このように、Ｖ（、）はＹの表す量子化
レベルに比例した電圧となる。
第３図のアンド回路４０１および５つのインバータ回路
４０２〜４０６は、ＦＳ６４の立ち上がりエツジパルス
信号ＳＨを生成する。ＳＨはスイッチ３０４ｂを閉成し
、その瞬間にコンデンサ３０４Ｃには電圧Ｖ Ｃｏかサ
ンプルされ、その後再びパルス信号ＳＨによって新たな
Ｖ。。かサンプルされるまでこの電圧かホールドされる
。そして、演算増幅器３０４ｄおよび帰還抵抗３０４ａ
て構成するホンテージホロワ回路によって、アナログ信
号Ｖ、□を出力する。たとえば第４図の８点ては、 Ｖ ＳＨ＝ Ｖ ｃｏ（Ａ） ” ３ ’ Ｉ ’ΔＴ
／ＣｏＮ （６）となり、９点では、 ■、Ｈ＝Ｖｃ０（Ｃ）＝７・Ｉ・ΔＴ／ＣｏＮ （
７）となる。このようにノイズシェープ回路１０２の出
力の値が電圧に変換されて出力される。第１図に示すよ
うに、サンプルホールド回路１０４の出力Ｖ ５Ｈから
ローパスフィルタ＋０５で信号帯域外のノイズを除去し
、再生信号Ｖ。Ｌ１２か得られる。
４０２〜４０６は、ＦＳ６４の立ち上がりエツジパルス
信号ＳＨを生成する。ＳＨはスイッチ３０４ｂを閉成し
、その瞬間にコンデンサ３０４Ｃには電圧Ｖ Ｃｏかサ
ンプルされ、その後再びパルス信号ＳＨによって新たな
Ｖ。。かサンプルされるまでこの電圧かホールドされる
。そして、演算増幅器３０４ｄおよび帰還抵抗３０４ａ
て構成するホンテージホロワ回路によって、アナログ信
号Ｖ、□を出力する。たとえば第４図の８点ては、 Ｖ ＳＨ＝ Ｖ ｃｏ（Ａ） ” ３ ’ Ｉ ’ΔＴ
／ＣｏＮ （６）となり、９点では、 ■、Ｈ＝Ｖｃ０（Ｃ）＝７・Ｉ・ΔＴ／ＣｏＮ （
７）となる。このようにノイズシェープ回路１０２の出
力の値が電圧に変換されて出力される。第１図に示すよ
うに、サンプルホールド回路１０４の出力Ｖ ５Ｈから
ローパスフィルタ＋０５で信号帯域外のノイズを除去し
、再生信号Ｖ。Ｌ１２か得られる。
以上本発明の実施例を述べてきたか、本発明の適応範囲
は、ΔΣ変調をそのまま用いる場合であっても、あるい
は初段のΔΣ変調器の量子化誤差を次段のΔΣ変調器の
入力として、次段のΔΣ変調器出力で初段の量子化ノイ
ズをキャンセルするようにした多段量子化ノイズシェイ
ピング（通称ＭＡ Ｓ Ｈ）方式の場合であってもよい
ことは言うまでもない。また、積分器としてスイッチと
キャパシタ回路を用いれば、さらにＩＣ化する場合に積
分精度を確保しやすい。
は、ΔΣ変調をそのまま用いる場合であっても、あるい
は初段のΔΣ変調器の量子化誤差を次段のΔΣ変調器の
入力として、次段のΔΣ変調器出力で初段の量子化ノイ
ズをキャンセルするようにした多段量子化ノイズシェイ
ピング（通称ＭＡ Ｓ Ｈ）方式の場合であってもよい
ことは言うまでもない。また、積分器としてスイッチと
キャパシタ回路を用いれば、さらにＩＣ化する場合に積
分精度を確保しやすい。
発明の効果
以上述へたように本発明によれば、３次以上のオーバー
サンプル型ＤＡ変換器において、ノイズシェープ回路の
複数ビット量子化出力を積分器で積分し、その値をサン
プルホールド回路で再びタイミングを揃え直しているの
で、ディジタルアンプなとに用いてもジッタによるノイ
ズを軽減できる。
サンプル型ＤＡ変換器において、ノイズシェープ回路の
複数ビット量子化出力を積分器で積分し、その値をサン
プルホールド回路で再びタイミングを揃え直しているの
で、ディジタルアンプなとに用いてもジッタによるノイ
ズを軽減できる。
【図面の簡単な説明】
第１図は本発明にもとづくオーバーサンプル型ＤＡ変換
器の実施例のブロック図、第２図は本発明の実施例のオ
ーバーサンプル型ＤＡ変換器に用いる積分器およびサン
プルホールド回路の回路構成図、第３図は第２図の積分
器で使用したタイミング発生器の回路構成図、第４図は
第２図の積分器とサンプルホールド回路の動作を説明す
るためのタイミング図、第５図は従来例のブロック図で
ある。 １０１・・・ディジタルフィルタ、１０２・・・ノイズ
シェープ回路、＋０３・・・積分器、１０４・・・サン
プルホールド回路、１０５・・・ローパスフィルタ。 代 理 人 森 本 義 弘〉
へ め く ”−ｒ
器の実施例のブロック図、第２図は本発明の実施例のオ
ーバーサンプル型ＤＡ変換器に用いる積分器およびサン
プルホールド回路の回路構成図、第３図は第２図の積分
器で使用したタイミング発生器の回路構成図、第４図は
第２図の積分器とサンプルホールド回路の動作を説明す
るためのタイミング図、第５図は従来例のブロック図で
ある。 １０１・・・ディジタルフィルタ、１０２・・・ノイズ
シェープ回路、＋０３・・・積分器、１０４・・・サン
プルホールド回路、１０５・・・ローパスフィルタ。 代 理 人 森 本 義 弘〉
へ め く ”−ｒ
Claims (1)
- 【特許請求の範囲】 １、入力されるＰＣＭデータのサンプリング周波数ｆｓ
をｋ倍（ｋは整数）に高めるディジタルフィルタと、 前記ディジタルフィルタの出力を３値以上のレベルに量
子化すると同時に量子化ノイズを信号帯域外に追いやる
ノイズシェープ回路と、前記ノイズシェープ回路の出力
する量子化レベルに比例した電荷量を積分する積分器と
、前記積分器の出力をセンプリング周波数ｆｓのｋ倍の
クロック信号に同期してサンプルホールドするサンプル
ホールド回路と、 を備えたオーバーサンプリング型ＤＡ変換器。 ２、サンプリング周波数ｆｓのクロック信号とは非同期
の第２のクロック信号を発生する基準クロック発生器を
さらに設け、 積分器は、この第２のクロック信号の周期を単位として
積分動作を行うように構成されている請求項１記載のオ
ーバーサンプリング型ＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34045390A JPH04207817A (ja) | 1990-11-30 | 1990-11-30 | オーバーサンプリング型ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34045390A JPH04207817A (ja) | 1990-11-30 | 1990-11-30 | オーバーサンプリング型ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207817A true JPH04207817A (ja) | 1992-07-29 |
Family
ID=18337110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34045390A Pending JPH04207817A (ja) | 1990-11-30 | 1990-11-30 | オーバーサンプリング型ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007056949A1 (fr) * | 2005-11-16 | 2007-05-24 | Miartech, Inc. | Amplificateur de puissance numerique applique a une communication sur porteuse basse tension |
-
1990
- 1990-11-30 JP JP34045390A patent/JPH04207817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007056949A1 (fr) * | 2005-11-16 | 2007-05-24 | Miartech, Inc. | Amplificateur de puissance numerique applique a une communication sur porteuse basse tension |
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