JPH04206576A - 半導体装置 - Google Patents

半導体装置

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JPH04206576A
JPH04206576A JP32917990A JP32917990A JPH04206576A JP H04206576 A JPH04206576 A JP H04206576A JP 32917990 A JP32917990 A JP 32917990A JP 32917990 A JP32917990 A JP 32917990A JP H04206576 A JPH04206576 A JP H04206576A
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Hideki Takenouchi
竹ノ内 秀樹
Toshiki Kurosu
黒須 俊樹
Hiromi Hosoya
細谷 浩美
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
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Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野] 本発明は、高速形ダイオードに係り、半導体基板のオフ
アングルを3度から5度の範囲に設定する事により、順
方向電圧の増大を抑制し、且つ良好な逆回復特性が得ら
れる半導体装置に関する。
〔従来の技術〕
従来のプレーナ構造の高速形ダイオード素子の1例を第
1図に示す。
N十形シリコン基板1の上にエピタキシャル成長でN形
シリコン領域2を形成する。ここにP+十形リコン領域
3を形成し、酸化膜4の開口を利用して電極金属層5及
び下部のN十形シリコン基板に電極金属層6を形成する
。尚Pn接合の注入キャリアの蓄積によるスイッチング
速度の低下を補う為に、Pn接合近傍にAu、Pc、電
子線等のライフタイムキラー拡散を実施していた。
このような方法で製作されたプレーナ構造の高速形ダイ
オードにおける逆回復特性(第2図に示すダイオードの
逆回復時の電流波形)は、逆回復時のピーク電流Irp
が大きく、また逆回復時のd i / d tが急峻な
特性となり問題であった。
従来のプレーナ構造の高速形ダイオードにおいても、逆
回復時のピーク電流を低減する手段としては、第1図の
P!形シリコン領域3を低濃度化すれば低減可能となる
が、蓄積キャリアの減少に伴ない順方向電圧が増大する
。また、逆回復時のd i / d tのソフトリカバ
リ化は、第1図に示すN形シリコン領域2のライフタイ
ムに依存し、うイフタイムを小さくすればある程度d 
i / d Lのソフトリカバリ化は可能であるが、ラ
イフタイムの低下に伴ない順方向電圧が増大の傾向とな
る。
いずれも従来のブレーナ構造の高速形ダイオードにおい
ては、逆回復特性と順方向電圧には負のトレードオフが
あり、両者の特性を相反する事なく向上させる技術が困
難であった。
尚、順方向電圧の増大を抑えた低損失化半導体整流素子
の技術例としては、特開昭59−115566号がある
〔発明が解決しようとする課題〕
そこで本発明の目的は、順方向電圧の増大を抑制し、且
つ逆回復時のピーク電流の低減及び逆回復時のd i 
/ d tのリフトリカバリ化等、良好な逆回復特性が
得られる半導体装置を提供することにある。
〔課題を解決するための手段] 上記目的を達成する為に、順方向電圧の増大の抑制と、
逆回復時のピーク電流の低減として、本発明の特徴であ
る面方位を変更したN+シリコン基板を使用し、その上
にエピタキシャル成長でN形シリコン領域を形成したも
のである。
また、逆回復時のピーク電流の低減及び逆回復時のd 
i / d tのリフトリカバリ化のために、上記N形
シリコン領域に、深接合のP十層と浅接合で且つ低濃度
のP層を交互に適切な間隔で配置をする構造としたもの
である。
[作用] 本発明で提供する半導体装置は、深接合のP十層と浅接
合で且つ低濃度のP層を交互に適切な間隔で配置した構
造に加え、面方位を変更したN+シリコン基板にエピタ
キシャル成長でN形シリコーン領域を形成させ、N+/
N接合を急峻化としている為順方向電圧の増大を抑制す
る事ができ、ま、た良好な逆回復特性を得ることができ
る。
〔実施例J 以下、本発明の一実施例を第3図の高速形ダイオードの
縦断面図により説明する。
結晶主面が(100)で傾斜方向<OI O>に対し、
傾斜角度(4度)を付はスライシングしたN十形シリコ
ン基板1上に、エピタキシャル成長でN形シリコン領域
2を形成する。このN形シリコン領域に、深接合のP十
形シリコン領域3と浅接合で且つ低濃度のP形シリコン
領域4を、交互に適切な間隔で形成し、酸化膜5の開口
を利用してAfl金属層6を形成後、下部のN+シリコ
ン基板lにクロム金属層7を形成する。そして、スイッ
チング速度の低下を補う目的で電子線を照射する。
逆回復時のピーク電流はPn接合に逆電圧が印加された
瞬間に生じる。即ち空間電荷領域がPn接合から拡がろ
うとする瞬間に発生する為、Pn接合近傍の蓄積キャリ
ア、つまりP層からN層へ注入するホールの量を少なく
すれば逆回復時のピーク電流を低減する事ができる。そ
の為、本発明で提供する半導体装置は、浅接合で且つ低
濃度の2層4を適切な間隔で形成している。
また、深接合のP+層3と上記の浅接合で且つ低濃度の
2層4を交互に配置している為、第3図に示す如くN層
厚みの大きい領域aとN層厚みの小さい領域すが形成さ
れる。Pn接合に逆電圧が印加された際、N層厚みの小
さい領域す内のキャリアは急激に減少するが、N層厚み
の大きい領域aに存在するキャリアは、N層厚みの小さ
い領域のキャリアよりも遅れて緩やかに減少する為、逆
回復時のd i / d tがリフトリカバリな特性と
なる。
第5図は本実施例によって製作された素子と従来のプレ
ーナ構造の高速形ダイオード素子の逆回復時の電流波形
を比較したものである。Aが本実施例によって製作され
た素子の逆回復時の電流波形であり、従来素子のBに比
較して逆回復時のピーク電流が小さく、d i / d
 tがリフトリカバリとなっているのがわかる。
上記において、浅接合で且つP層を低濃度化すると、蓄
積キャリアが減少する為順方向電圧が増大傾向となる。
従って順方向電圧の増大を抑制する為に、本発明の特徴
である面方位を変更したN+シリコン基板上にエピタキ
シャル成長でN形シリコンを形成し、N+/N接合を急
峻化とする。
第4図に示すBは面方位を変更しないN+シリコン基板
にエピタキシャル成長でN形シリコンを形成した場合の
N+/N接合の濃度プロファイルを示し、Aが本発明に
係わる面方位を変更したN+シリコン基板上にエピタキ
シャル成長でN形シリコンを形成した場合であり、N+
/N接合が急峻となっているのがわかる。このN 十/
 N接合の急峻化により、電子の注入効率が上がり内部
トータルとしての蓄積キャリアを確保する事ができ、順
方向電圧の増大を抑制する事ができる。
また更に、N+/N接合が急峻化された事により、Pn
接合に逆電圧が印加された際、P層から注入されるホー
ルと再結合するN層内部の残存キャリアが減少する為、
逆回復時のピーク電流の低減が顕著となる。
第6図に本発明の特徴とするN+シリコン基板のオフア
ングル(スライシング角度)を変えた場合の逆回復時の
ピーク電流値の変化を示す。第6図から明らかなように
、N+シリコン基板のオフファングルを3度〜S度の範
囲に設定する事により、面方位を変更しない(基板オフ
アングル0度)場合に比較して、逆回復時のピーク電流
を約l/3に低減する事ができる。従って、順方向電圧
の増大を抑制し、且つ逆回復特性の良好な半導体装置を
提供することができる。
尚、N+/N接合の急峻化は、N+/Nウェハ貼り合せ
等の手段においても実現可能な方法である。
〔発明の効果1 本発明によれば、順方向電圧の増大を抑制し、且つ逆回
復時のピーク電流の低減と逆回復時のdi/dtをリフ
トリカバリ化できる効果がある。
【図面の簡単な説明】
第1図は従来のプレーナ構造の高速形ダイオードの縦断
面図、第2図はダイオードの逆回復時の′電流波形図、
第3図は本発明の一実施例の高速形ダイオードの縦断面
図、第4図は本発明の半導体装置と従来の半導体装置の
N+/N接合を比較して示す濃度プロファイル図、第5
図は本発明の半導体装置と従来の半導体装置の逆回復時
の電流波形を比較して示す特性図、第6図は本発明の半
導体装置に於いて基板オフアングルを変えた場合の逆回
復時のピーク電流値の変化を示す特性図である。 1・・・半導体基板、2・・・エピタキシャル層、3・
・・P中層、4・・・P層、6,7・・・金属層。 11図 第2図 第3図 第4図 第5図 →晴間C刀S) 第6図 一基板オ77ン7゛ル(廖)

Claims (1)

  1. 【特許請求の範囲】 1、Pnダイオード及びショットキバリアダイオードに
    おいて、少なくとも結晶主面が(100)の半導体基板
    を有し<010>方向に傾斜を付けた事を特徴とする半
    導体装置。 2、請求項1において傾斜角度を3度から5度の範囲で
    面方位を傾斜させた事を特徴とする半導体装置。
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