JPH04206097A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04206097A JPH04206097A JP2339406A JP33940690A JPH04206097A JP H04206097 A JPH04206097 A JP H04206097A JP 2339406 A JP2339406 A JP 2339406A JP 33940690 A JP33940690 A JP 33940690A JP H04206097 A JPH04206097 A JP H04206097A
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- memory
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150008122 Bcan gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリの読み圧し回路を有する半導体集積回路
に関する。
に関する。
従来のこの種の半導体集積回路のメモリ読み出し回路を
第４図を参照して説明する。６はメモリ、８は出力回路
で１は出力回路８をアクティブ、インアクティブにする
ための制御信号、Ｂ ｏ 、 Ｂ ＋・・・Ｂｎはアド
レス入力のための外部端子、ａｏ＋ａ＋・・・ａｏは外
部端子Ｂ。、Ｂｌ・・・Ｂ、に対応する信号線、ＲＤは
メモリからデータを読み出すタイミング信号ｄｏ、ｄ＋
・・・ｄヨはメモリのデータ出力線、Ｄｏ。
第４図を参照して説明する。６はメモリ、８は出力回路
で１は出力回路８をアクティブ、インアクティブにする
ための制御信号、Ｂ ｏ 、 Ｂ ＋・・・Ｂｎはアド
レス入力のための外部端子、ａｏ＋ａ＋・・・ａｏは外
部端子Ｂ。、Ｂｌ・・・Ｂ、に対応する信号線、ＲＤは
メモリからデータを読み出すタイミング信号ｄｏ、ｄ＋
・・・ｄヨはメモリのデータ出力線、Ｄｏ。
Ｄｌ・・・Ｄ、ＰはＲＯＭのデータを外部に出力する外
部端子である。
部端子である。
外部端子Ｂｏ、Ｂ＋・・・Ｂ、よりアドレスを入力し、
メモリ６よりアドレス信号線ａＯ１＆ｌ・・・ａ 、”
ｃ−指定されるアドレスのメモリデータを読み比しタイ
ミング信号ＲＤでメモリデータ圧力線ｄｏ、ｄｔ・・・
ｄ、に読み出し、出力回路８を制御信号１でアクティブ
にする事により、外部端子Ｄｏ、Ｄ＋・・・Ｄ。
メモリ６よりアドレス信号線ａＯ１＆ｌ・・・ａ 、”
ｃ−指定されるアドレスのメモリデータを読み比しタイ
ミング信号ＲＤでメモリデータ圧力線ｄｏ、ｄｔ・・・
ｄ、に読み出し、出力回路８を制御信号１でアクティブ
にする事により、外部端子Ｄｏ、Ｄ＋・・・Ｄ。
に出力し、メモリデータを外部に読み出していた。
上述した従来のメモリ読み出し回路では任意のアドレス
に対応するメモリデータが・誰にでも容易に読み出せる
ので、例えば、プラグラムメモリとして使用しているメ
モリのデータを読み出す事によって、システムの機能、
動作等を第三者が容易に理解し、同様のシステムを設計
する等機密性に欠点がある。
に対応するメモリデータが・誰にでも容易に読み出せる
ので、例えば、プラグラムメモリとして使用しているメ
モリのデータを読み出す事によって、システムの機能、
動作等を第三者が容易に理解し、同様のシステムを設計
する等機密性に欠点がある。
本発明のメモリ読み出し回路はメモリとメモリ内のアド
レスを指定するための複数のアドレス信号線と前記複数
のアドレス信号線によって指定されるメモリの内容を読
み出し手段と読み出した内容を外部端子に出力する手段
と、前記複数のアドレス信号線の相互の接続を変換する
手段を有している。
レスを指定するための複数のアドレス信号線と前記複数
のアドレス信号線によって指定されるメモリの内容を読
み出し手段と読み出した内容を外部端子に出力する手段
と、前記複数のアドレス信号線の相互の接続を変換する
手段を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１はメモリデータの外部読み出しと内部読み出しの制御
信号でＢｏ、Ｂ＋・・・Ｂ７はアドレス入力用外部端子
、Ｃａ、Ｃ１・・・Ｃ７は外部端子Ｂ ｏ 、 Ｂ ＋
・・・Ｂ、より入力されたアドレス信号を２のアドレス
信号の接続変換回路により、接続を変換された後のアド
レス信号線、５はプログラムカウンタ、ｅｏ、ｅ、・・
ｅ、はプログラムカウンタ５の圧力、３は外部端子から
のアドレス入力とプログラムカウンタ出力の切換え回路
、４はインバータ回路、６は命令コードを記憶している
ＲＯＭ５ＲＤはメモリ６の読み出しタイミング信号、７
は命令レジスタ、ａ Ｏｒａｌ・・・＆、はメモリ６の
アドレス信号線、ｄＱ。
信号でＢｏ、Ｂ＋・・・Ｂ７はアドレス入力用外部端子
、Ｃａ、Ｃ１・・・Ｃ７は外部端子Ｂ ｏ 、 Ｂ ＋
・・・Ｂ、より入力されたアドレス信号を２のアドレス
信号の接続変換回路により、接続を変換された後のアド
レス信号線、５はプログラムカウンタ、ｅｏ、ｅ、・・
ｅ、はプログラムカウンタ５の圧力、３は外部端子から
のアドレス入力とプログラムカウンタ出力の切換え回路
、４はインバータ回路、６は命令コードを記憶している
ＲＯＭ５ＲＤはメモリ６の読み出しタイミング信号、７
は命令レジスタ、ａ Ｏｒａｌ・・・＆、はメモリ６の
アドレス信号線、ｄＱ。
ｄｌ・・・ｄゆはメモリ６のデータ出力線、８はメモリ
６のデータ出力の外部出力回路、Ｄ、、Ｄ、・・・Ｄイ
はメモリ６の出力が外部に出力される外部端子である。
６のデータ出力の外部出力回路、Ｄ、、Ｄ、・・・Ｄイ
はメモリ６の出力が外部に出力される外部端子である。
制御信号１が“０″の時は、プログラムカウンタ５の出
力ｅ。ｒａｌ・・・ｅ、、がメモリ６のアドレスとして
選択されａＯｒ ａｌ・・・ａ、に圧力され、ａ Ｏｒ
ａｌ・・・ａ、、で指定されるアドレスの内容がメモリ
６からＲＤのタイミングでｄｏ、ｄ＋・・・ｄｌｌに出
力され命令レジスタ７にフェッチされ、その内容に対応
する命令を実行して行く。
力ｅ。ｒａｌ・・・ｅ、、がメモリ６のアドレスとして
選択されａＯｒ ａｌ・・・ａ、に圧力され、ａ Ｏｒ
ａｌ・・・ａ、、で指定されるアドレスの内容がメモリ
６からＲＤのタイミングでｄｏ、ｄ＋・・・ｄｌｌに出
力され命令レジスタ７にフェッチされ、その内容に対応
する命令を実行して行く。
制御信号１が“１″の時は外部端子Ｂｏ、Ｂ＋・・・Ｂ
５から出力されるアトニスが、アドレス信号接続変換回
路２で変換されたアドレスＣｏ、Ｃｒ・・・ｃｏが選択
されＢＯＩＢｌ・・・ａｆｉに圧力され、ａｏ、ａｉ・
・・ａ、、で指定されるアドレスの内容がメモリ６から
ＲＤのタイミングでｄｏ、ｄ＋・・・ｄ、に出力され、
出力回路８を介して外部端子り、、Ｄ、・・・Ｄ、に出
力される。
５から出力されるアトニスが、アドレス信号接続変換回
路２で変換されたアドレスＣｏ、Ｃｒ・・・ｃｏが選択
されＢＯＩＢｌ・・・ａｆｉに圧力され、ａｏ、ａｉ・
・・ａ、、で指定されるアドレスの内容がメモリ６から
ＲＤのタイミングでｄｏ、ｄ＋・・・ｄ、に出力され、
出力回路８を介して外部端子り、、Ｄ、・・・Ｄ、に出
力される。
第２図が、本発明の７ドレス信号の接続変換回路（第１
図２のブロック）の−実施回路例でＢＯＩＢｌ・・・Ｂ
７はアドレス入力用外部端子、Ｃｏ、Ｃｒ・・・Ｃ１は
接続変換後のアドレス信号線、ｂｃｏ。〜ｂｃａｎは外
部端子Ｂｏ、Ｂ＋”’Ｂ、と信号線Ｃｏ、ＣＩ’・・Ｃ
１の接続可能点で任意に接続点を設定し、接続変換方法
を選択可能であり、半導体集積回路を製造する際のマス
クで切換える事により実現できる。
図２のブロック）の−実施回路例でＢＯＩＢｌ・・・Ｂ
７はアドレス入力用外部端子、Ｃｏ、Ｃｒ・・・Ｃ１は
接続変換後のアドレス信号線、ｂｃｏ。〜ｂｃａｎは外
部端子Ｂｏ、Ｂ＋”’Ｂ、と信号線Ｃｏ、ＣＩ’・・Ｃ
１の接続可能点で任意に接続点を設定し、接続変換方法
を選択可能であり、半導体集積回路を製造する際のマス
クで切換える事により実現できる。
第３図（ａ）が本発明のアドレス信号の接続変換回路第
２図の具体的な第一の回路例でｂｃｏ。１〜ｂｃｎａｌ
が外部端子Ｂ０〜Ｂ、と信号線Ｃ０〜Ｃ。
２図の具体的な第一の回路例でｂｃｏ。１〜ｂｃｎａｌ
が外部端子Ｂ０〜Ｂ、と信号線Ｃ０〜Ｃ。
の接続のためのスイッチであり、そのオン、オフを半導
体集積回路を製造する際のマスクで設定する。例えば、
Ｂ０〜Ｂ１を第一の配線層でＣ０〜Ｃｏを第二の配線層
で格子状に配置しておき、第一の配線層と第二の配線層
を接続させるためのコンタクト工程のマスクで設定する
。
体集積回路を製造する際のマスクで設定する。例えば、
Ｂ０〜Ｂ１を第一の配線層でＣ０〜Ｃｏを第二の配線層
で格子状に配置しておき、第一の配線層と第二の配線層
を接続させるためのコンタクト工程のマスクで設定する
。
あるいは、同様は構成で、第一の配線工程、または第二
の配線工程で設定する事も可能である。
の配線工程で設定する事も可能である。
第３図（ｂ）は第二の回路例でｂｃｏｏ２〜ｂｅ、。
２が外部端子Ｂ０〜Ｂ、と信号線Ｃ０〜Ｃ０の接続のた
めのトランスファーゲートでアリ、エンハンスメント・
トランジスタではオフ、デプレッション・トランジスタ
ではオンとなる。従って、デプレッション・トランジス
タ製作工程のマスクで設定する。
めのトランスファーゲートでアリ、エンハンスメント・
トランジスタではオフ、デプレッション・トランジスタ
ではオンとなる。従って、デプレッション・トランジス
タ製作工程のマスクで設定する。
第３図（Ｃ）は第三の回路例でｂｃｏ。３〜ｂｃ。
３が外部端子Ｂ０〜Ｂ、と信号線Ｃ０・・・ｃｏの接続
のためのＦＲＯＭ）ランジスタで、書込むデータにより
オン、オフ状態を設定できる。
のためのＦＲＯＭ）ランジスタで、書込むデータにより
オン、オフ状態を設定できる。
以上説明した様に本発明は、外部端子からのアドレス信
号接続変換回路を入れる事により、アドレスとメモリデ
ータの対応がアドレスの変換ルールを知らない限り判ら
ない。故に第三者はメモリテータは読み出せても動作ま
ては容易に理解する事ができず、ソフトの機密性を保持
できる効果がある。
号接続変換回路を入れる事により、アドレスとメモリデ
ータの対応がアドレスの変換ルールを知らない限り判ら
ない。故に第三者はメモリテータは読み出せても動作ま
ては容易に理解する事ができず、ソフトの機密性を保持
できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図中の２のブロックの一実施回路例、第出し切換制御信
号、２・・・・・・アドレス信号の接続変換回路、３・
・・・・・信号切換え回路、４・・・・・・インバータ
回路、５・・・・・・プログラムカウンタ、６・・・・
・・メモリ、７・・・・・・命令レジスタ、８・・・・
・・出力回路、ＢＯ。 Ｂ＋・・・Ｂ、・・・・・・外部入力端子、Ｄｏ、Ｄ＋
・・・Ｄイ・・・・・・外部出力端子、ａｏ＋ａｌ・・
・ａ、、・・・・・・内部信号線、ｃｏ、Ｃ，・・・Ｃ
７・・・・・・内部信号線、ｄｏ、ｄ、・・・ｄ、、、
・・・・・・内部信号線、ｅ（１＋ｅｌ・・ｅ、・・・
・・・内部信号線、ＲＤ・・・・・メモリ読み比しタイ
ミング信号、ｂＣｏｏ〜ｂｅ、、・・・・・・外部入力
端子Ｂ。−Ｂ、と内部信号線Ｃ０〜ｃｏの接続可能点、
ｂｃｏ。１〜ｂｃ、、。 １・・・・・・外部入力端子Ｂ。〜Ｂ、と内部信号線０
０〜ｃｏの接続のためのスイッチ、ｋ）Ｃａｏ２〜ｂｃ
ｎｍ２・・・・・・外部入力端子Ｂ。−Ｂ、と内部信号
線００〜Ｃｎの接続のためのトランスファーゲー）
（ｎ型ＭＯ８）ランジスタ）、ｂｃｏ。３〜ｂｃ、、３
・・・・・・外部入力端子Ｂ０〜Ｂ、と内部信号線００
〜ｃｏの接続のためのＰＲＯＭＴ）ランジスタ、ａｏ。 〜ａ、・・・・・・ＰＲＯＭセルのアドレスとなる内部
信号線。 代理人 弁理士 内 原 音 第 １ 図 環２閃 Ｃｂ）
図中の２のブロックの一実施回路例、第出し切換制御信
号、２・・・・・・アドレス信号の接続変換回路、３・
・・・・・信号切換え回路、４・・・・・・インバータ
回路、５・・・・・・プログラムカウンタ、６・・・・
・・メモリ、７・・・・・・命令レジスタ、８・・・・
・・出力回路、ＢＯ。 Ｂ＋・・・Ｂ、・・・・・・外部入力端子、Ｄｏ、Ｄ＋
・・・Ｄイ・・・・・・外部出力端子、ａｏ＋ａｌ・・
・ａ、、・・・・・・内部信号線、ｃｏ、Ｃ，・・・Ｃ
７・・・・・・内部信号線、ｄｏ、ｄ、・・・ｄ、、、
・・・・・・内部信号線、ｅ（１＋ｅｌ・・ｅ、・・・
・・・内部信号線、ＲＤ・・・・・メモリ読み比しタイ
ミング信号、ｂＣｏｏ〜ｂｅ、、・・・・・・外部入力
端子Ｂ。−Ｂ、と内部信号線Ｃ０〜ｃｏの接続可能点、
ｂｃｏ。１〜ｂｃ、、。 １・・・・・・外部入力端子Ｂ。〜Ｂ、と内部信号線０
０〜ｃｏの接続のためのスイッチ、ｋ）Ｃａｏ２〜ｂｃ
ｎｍ２・・・・・・外部入力端子Ｂ。−Ｂ、と内部信号
線００〜Ｃｎの接続のためのトランスファーゲー）
（ｎ型ＭＯ８）ランジスタ）、ｂｃｏ。３〜ｂｃ、、３
・・・・・・外部入力端子Ｂ０〜Ｂ、と内部信号線００
〜ｃｏの接続のためのＰＲＯＭＴ）ランジスタ、ａｏ。 〜ａ、・・・・・・ＰＲＯＭセルのアドレスとなる内部
信号線。 代理人 弁理士 内 原 音 第 １ 図 環２閃 Ｃｂ）
Claims (1)
- 半導体集積回路においてメモリとメモリ内のアドレスを
指定するための複数のアドレス信号線と前記複数のアド
レス信号線によって指定されるメモリの内容を読み出す
手段と読み出した内容を外部端子に出力する手段と、前
記複数のアドレス信号線の相互の接続を変換する手段と
を有する事を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339406A JPH04206097A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339406A JPH04206097A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206097A true JPH04206097A (ja) | 1992-07-28 |
Family
ID=18327177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339406A Pending JPH04206097A (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206097A (ja) |
-
1990
- 1990-11-30 JP JP2339406A patent/JPH04206097A/ja active Pending
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