JPH0349095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0349095A JPH0349095A JP1185455A JP18545589A JPH0349095A JP H0349095 A JPH0349095 A JP H0349095A JP 1185455 A JP1185455 A JP 1185455A JP 18545589 A JP18545589 A JP 18545589A JP H0349095 A JPH0349095 A JP H0349095A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- retention operation
- memory retention
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000014759 maintenance of location Effects 0.000 claims description 82
- 230000002401 inhibitory effect Effects 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 2
- 210000000352 storage cell Anatomy 0.000 abstract description 7
- 210000004027 cell Anatomy 0.000 description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶保持動作が必要な半導体記憶装置に関し、
特に、記憶保持動作のための消費電流を低減した半導体
記憶装置に関する。
特に、記憶保持動作のための消費電流を低減した半導体
記憶装置に関する。
従来の記憶保持動作が必要な半導体記憶装置の記憶保持
動作回路構成の主要部分の一例を第３図のプロ、り図に
示す。
動作回路構成の主要部分の一例を第３図のプロ、り図に
示す。
記憶保持動作要求信号１０はデコード手段１００により
配憶保持動作アドレス信号２０（＝１〜ｎ）に対応して
記憶セル群１〜ｎのうちのいずｈかに対するアドレス毎
記憶保持動作要求信号、例えば、ｌ１ｍを発生させて記
憶セル１１を含む記憶セル群１に対して記憶保持動作が
実施される。
配憶保持動作アドレス信号２０（＝１〜ｎ）に対応して
記憶セル群１〜ｎのうちのいずｈかに対するアドレス毎
記憶保持動作要求信号、例えば、ｌ１ｍを発生させて記
憶セル１１を含む記憶セル群１に対して記憶保持動作が
実施される。
上述の記憶保持動作は、各記憶保持動作アドレス毎に、
一定周期毎に実施される。すなわち、記憶保持動作周期
は半導体記憶装置の全ての記憶セルが記憶保持可能であ
るように最悪の記憶セルの記憶保持能力にあわせて一定
に規定されている。
一定周期毎に実施される。すなわち、記憶保持動作周期
は半導体記憶装置の全ての記憶セルが記憶保持可能であ
るように最悪の記憶セルの記憶保持能力にあわせて一定
に規定されている。
従来の半導体記憶装置は、記憶保持動作のための消費電
流が大きいという欠点があった。
流が大きいという欠点があった。
本発明の半導体記憶装置は、記憶保持動作が必要な半導
体記憶装置において、全ての記憶保持動作アドレスに１
＝１に対応するマスクビット登録手段と、全ての記憶保
持動作アドレスにｌ：１に対応する状態ビット登録手段
と、記憶保持動作要求を禁止するゲート手段とを有し、
前記マスクビット登録手段には、各記憶保持動作アドレ
ス毎に、該記憶保持動作の対象となる記憶セル群の全て
の記憶セルが規定の２倍の記憶保持動作周期でも記憶保
持可能な記憶保持動作アドレスに対応したビットに対し
てマスクビットなセットシておき、前記状態ビット登録
手段は、記憶保持動作毎に、該記憶保持動作アドレスに
対応するビットの内容を反転し、前記ゲート手段は、前
記マスクビット登録手段および前記状態ビット登録手段
からそれぞれ全ての記憶保持動作アドレスに１：１に対
応するマスクビット信号および状態ビット信号を受けて
、各記憶保持動作アドレス毎に、該マスクビットおよび
該状態ビットが両方ともセットされている場合には該記
憶保持動作アドレスに対する記憶保持動作要求を禁止し
、規定の２倍以上の記憶保持能力をもつ記憶セル群を対
象とする記憶保持動作アドレスについては記憶保持動作
周期を規定の２倍にして実施されるように構成される。
体記憶装置において、全ての記憶保持動作アドレスに１
＝１に対応するマスクビット登録手段と、全ての記憶保
持動作アドレスにｌ：１に対応する状態ビット登録手段
と、記憶保持動作要求を禁止するゲート手段とを有し、
前記マスクビット登録手段には、各記憶保持動作アドレ
ス毎に、該記憶保持動作の対象となる記憶セル群の全て
の記憶セルが規定の２倍の記憶保持動作周期でも記憶保
持可能な記憶保持動作アドレスに対応したビットに対し
てマスクビットなセットシておき、前記状態ビット登録
手段は、記憶保持動作毎に、該記憶保持動作アドレスに
対応するビットの内容を反転し、前記ゲート手段は、前
記マスクビット登録手段および前記状態ビット登録手段
からそれぞれ全ての記憶保持動作アドレスに１：１に対
応するマスクビット信号および状態ビット信号を受けて
、各記憶保持動作アドレス毎に、該マスクビットおよび
該状態ビットが両方ともセットされている場合には該記
憶保持動作アドレスに対する記憶保持動作要求を禁止し
、規定の２倍以上の記憶保持能力をもつ記憶セル群を対
象とする記憶保持動作アドレスについては記憶保持動作
周期を規定の２倍にして実施されるように構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の半導体記憶装置の一実施例を示すブ
ロック図である。
ロック図である。
記憶保持動作要求信号１０はデコード手段１００により
記憶保持動作アドレス信号２０．（＝１〜ｎ）に対応し
て記憶セル群１〜ｎのうちのいずれかに対するアドレス
毎記憶保持動作要求償号１１ａを発生させ、状態ビット
登録手段２００およびゲート手段４００のそれぞｈの記
憶保持動作アドレス信号２０（＝１〜ｎ）に対応、すな
わち記憶セル群１〜ｎのうちのいずれかに対応するビッ
ト位置に出力する。
記憶保持動作アドレス信号２０．（＝１〜ｎ）に対応し
て記憶セル群１〜ｎのうちのいずれかに対するアドレス
毎記憶保持動作要求償号１１ａを発生させ、状態ビット
登録手段２００およびゲート手段４００のそれぞｈの記
憶保持動作アドレス信号２０（＝１〜ｎ）に対応、すな
わち記憶セル群１〜ｎのうちのいずれかに対応するビッ
ト位置に出力する。
該状態ビット登録手段２００は各ビット毎のアドレス毎
記憶保持動作要求信号１１ａの入力毎にビットの内容を
反転して状態ビット信号２１ａを発生させ、ゲート手段
４００の記憶保持動作アドレス信号２０（＝１−ｎ）に
対応、すなわち記憶セル群１〜ｎのうちのいずれかに対
応するビット位置に出力する。
記憶保持動作要求信号１１ａの入力毎にビットの内容を
反転して状態ビット信号２１ａを発生させ、ゲート手段
４００の記憶保持動作アドレス信号２０（＝１−ｎ）に
対応、すなわち記憶セル群１〜ｎのうちのいずれかに対
応するビット位置に出力する。
一方、マスクビット登録手段３００には、あらかじめ、
各記憶保持動作アドレス信号２ｏ（＝１〜ｎ）毎、すな
わち該記憶保持動作の対象となる各記憶セル群１〜ｎ毎
に、各々、該記憶セル群の全ての記憶セルが規定の２倍
の記憶保持動作周期でも記憶保持可能な場合には該記憶
保持動作アドレス信号２０（＝１〜ｎ）に対応、すなわ
ち該記憶セル群１〜ｎに対応するビット位置に対してマ
スクビットをセットシておき、マスクビット信号３１ａ
として、ゲート手段４００の記憶保持動作アドレス信号
２０（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎの
うちのいずれかに対応するビット位置に出力する。
各記憶保持動作アドレス信号２ｏ（＝１〜ｎ）毎、すな
わち該記憶保持動作の対象となる各記憶セル群１〜ｎ毎
に、各々、該記憶セル群の全ての記憶セルが規定の２倍
の記憶保持動作周期でも記憶保持可能な場合には該記憶
保持動作アドレス信号２０（＝１〜ｎ）に対応、すなわ
ち該記憶セル群１〜ｎに対応するビット位置に対してマ
スクビットをセットシておき、マスクビット信号３１ａ
として、ゲート手段４００の記憶保持動作アドレス信号
２０（＝１〜ｎ）に対応、すなわち記憶セル群１〜ｎの
うちのいずれかに対応するビット位置に出力する。
そして、該ゲート手段４００は、それぞれ記憶保持動作
アドレス信号２０（＝１〜ｎ）に対応、すなわち記憶セ
ル群ｌ〜ｎのうちのいずれかに対応するビット毎に入力
される状態ビット信号２１ａおよびマスクビット信号３
１＆が両方ともセットされている場合にはアドレス毎記
憶保持動作要求信号１１ａの伝達を禁止するようにして
、規定の２倍以上の記憶保持能力をもつ記憶セル群な対
象とする記憶保持動作アドレスについては記憶保持動作
周期を規定の２倍にして実施されるようにしたアドレス
毎記憶保持動作要求信号１１ｂを前記記憶保持動作アド
レス信号２０（＝１〜ｎ）に対応する記憶セル群１〜ｎ
のうちのいずれか、例えば、記憶保持動作アドレス信号
２０が１の場合には記憶セル群１に対して出力して記憶
保持動作を実施する。
アドレス信号２０（＝１〜ｎ）に対応、すなわち記憶セ
ル群ｌ〜ｎのうちのいずれかに対応するビット毎に入力
される状態ビット信号２１ａおよびマスクビット信号３
１＆が両方ともセットされている場合にはアドレス毎記
憶保持動作要求信号１１ａの伝達を禁止するようにして
、規定の２倍以上の記憶保持能力をもつ記憶セル群な対
象とする記憶保持動作アドレスについては記憶保持動作
周期を規定の２倍にして実施されるようにしたアドレス
毎記憶保持動作要求信号１１ｂを前記記憶保持動作アド
レス信号２０（＝１〜ｎ）に対応する記憶セル群１〜ｎ
のうちのいずれか、例えば、記憶保持動作アドレス信号
２０が１の場合には記憶セル群１に対して出力して記憶
保持動作を実施する。
第２図は、第１図に示した本発明の半導体記憶装置の一
実施例における記憶保持動作回路構成の記憶保持動作要
求を禁止するゲート手段の一実施例を示す回路図であり
、第１図に示したゲート手段４００のうちの各ビットの
一例として、記憶保持動作アドレス信号２０が１″、す
なわち記憶セル群１に対応する１ビット分のゲート手段
４０１を示す。
実施例における記憶保持動作回路構成の記憶保持動作要
求を禁止するゲート手段の一実施例を示す回路図であり
、第１図に示したゲート手段４００のうちの各ビットの
一例として、記憶保持動作アドレス信号２０が１″、す
なわち記憶セル群１に対応する１ビット分のゲート手段
４０１を示す。
状態ビット信号２１ａおよびマスクビット信号３１ａが
入力さｈたＮＡＮＤゲート４工１は記憶保持動作許可信
号４１ａを発生しＡＮＤゲート４２１に出力し、アドレ
ス毎記憶保持動作要求信号１１ａおよび記憶保持動作許
可信号４１ａが入力されたＡＮＤゲート４２１はアドレ
ス毎記憶保持動作要求信号１１ｂを発生し記憶セル群１
に出力する。
入力さｈたＮＡＮＤゲート４工１は記憶保持動作許可信
号４１ａを発生しＡＮＤゲート４２１に出力し、アドレ
ス毎記憶保持動作要求信号１１ａおよび記憶保持動作許
可信号４１ａが入力されたＡＮＤゲート４２１はアドレ
ス毎記憶保持動作要求信号１１ｂを発生し記憶セル群１
に出力する。
すなわち、ＮＡＮＤゲート４１１は状態ビット信号２１
ａおよびマスクビット信号３１ａがセットされている場
合にはアドレス毎記憶保持動作要求信号１１ａがＡＮＤ
ゲート４２１を介して伝達するのを禁止するように記憶
保持動作要求信号４１ａをリセットし、該記憶保持動作
許可信号４１ａのリセットによりＡＮＤゲート４２１は
アドレス毎記憶保持動作要求信号１１ｂが記憶セル群１
に出力されるのを禁止する。
ａおよびマスクビット信号３１ａがセットされている場
合にはアドレス毎記憶保持動作要求信号１１ａがＡＮＤ
ゲート４２１を介して伝達するのを禁止するように記憶
保持動作要求信号４１ａをリセットし、該記憶保持動作
許可信号４１ａのリセットによりＡＮＤゲート４２１は
アドレス毎記憶保持動作要求信号１１ｂが記憶セル群１
に出力されるのを禁止する。
以上説明したように本発明は、記憶保持動作が必要な半
導体記憶装置において、従来の規定の２倍以上の記憶保
持能力をもつほとんどの記憶セルに対しては不要な記憶
保持動作を省くように選択的に記憶保持動作周期を上述
の規定の２倍にすることにより、全体的には記憶保持動
作の回数を半分近くまでに低減できるために、平均的に
は記憶保持動作のための消費電流を半分近くまでに低減
した半導体記憶装置を提供することができるという効果
がある。
導体記憶装置において、従来の規定の２倍以上の記憶保
持能力をもつほとんどの記憶セルに対しては不要な記憶
保持動作を省くように選択的に記憶保持動作周期を上述
の規定の２倍にすることにより、全体的には記憶保持動
作の回数を半分近くまでに低減できるために、平均的に
は記憶保持動作のための消費電流を半分近くまでに低減
した半導体記憶装置を提供することができるという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示したゲート手段詳細を示す回路図、第３図は
従来の一例を示すブロック図である。 １００・・・・・・デフード手段、２００・・・・・・
状態ビット登録手段、３００・・・・・・マスクビット
登録手段、４００．４０１・・・・・・ゲート手段、１
０・・・・・・記憶保持動作要求信号、２０・・・・・
・記憶保持動作アドレス信号、ｌｌａ、ｌｌｂ・・・・
・・アドレス毎記憶保持動作要求信号、２１ａ・・・・
・・状態ビット信号、３１ａ・・・・・・マスクビット
信号、４１ａ・・・・・・記憶保持動作許可信号、１１
１・・・・・・記憶セル、４１１・・・・・・ＮＡＮＤ
ゲート、４２１・・・・・・ＡＮＤゲート。
第１図に示したゲート手段詳細を示す回路図、第３図は
従来の一例を示すブロック図である。 １００・・・・・・デフード手段、２００・・・・・・
状態ビット登録手段、３００・・・・・・マスクビット
登録手段、４００．４０１・・・・・・ゲート手段、１
０・・・・・・記憶保持動作要求信号、２０・・・・・
・記憶保持動作アドレス信号、ｌｌａ、ｌｌｂ・・・・
・・アドレス毎記憶保持動作要求信号、２１ａ・・・・
・・状態ビット信号、３１ａ・・・・・・マスクビット
信号、４１ａ・・・・・・記憶保持動作許可信号、１１
１・・・・・・記憶セル、４１１・・・・・・ＮＡＮＤ
ゲート、４２１・・・・・・ＡＮＤゲート。
Claims (1)
- 記憶保持動作が必要な半導体記憶装置において、全ての
記憶保持動作アドレスに１：１に対応するマスクビット
登録手段と、全ての記憶保持動作アドレスに１：１に対
応する状態ビット登録手段と、記憶保持動作要求を禁止
するゲート手段とを有し、前記マスクビット登録手段に
は各記憶保持動作アドレス毎に該記憶保持動作の対象と
なる記憶セル群の全ての記憶セルが規定の２倍の記憶保
持動作周期でも記憶保持可能な記憶保持動作アドレスに
対応したビットに対してマスクビットをセットしておき
、前記状態ビット登録手段は記憶保持動作毎に該記憶保
持動作アドレスに対応するビットの内容を反転し、前記
ゲート手段は前記マスクビット登録手段および前記状態
ビット登録手段からそれぞれ全ての記憶保持動作アドレ
スに１：１に対応するマスクビット信号および状態ビッ
ト信号を受けて各記憶保持動作アドレス毎に該マスクビ
ットおよび該状態ビットが両方ともセットされている場
合には該記憶保持動作アドレスに対する記憶保持動作要
求を禁止し、規定の２倍以上の記憶保持能力をもつ記憶
セル群を対象とする記憶保持動作アドレスについては記
憶保持動作周期を規定の２倍にして実施されるように構
成される半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185455A JPH0828116B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185455A JPH0828116B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349095A true JPH0349095A (ja) | 1991-03-01 |
| JPH0828116B2 JPH0828116B2 (ja) | 1996-03-21 |
Family
ID=16171094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185455A Expired - Lifetime JPH0828116B2 (ja) | 1989-07-17 | 1989-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828116B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250489A (ja) * | 1990-02-27 | 1991-11-08 | Nec Corp | 半導体記憶装置および方法 |
| JPH0689571A (ja) * | 1992-07-22 | 1994-03-29 | Nec Corp | ダイナミック型メモリ装置 |
-
1989
- 1989-07-17 JP JP1185455A patent/JPH0828116B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250489A (ja) * | 1990-02-27 | 1991-11-08 | Nec Corp | 半導体記憶装置および方法 |
| JPH0689571A (ja) * | 1992-07-22 | 1994-03-29 | Nec Corp | ダイナミック型メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828116B2 (ja) | 1996-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950008226B1 (ko) | 버스트 전송 모드를 갖는 버스 마스터 | |
| JPS62295296A (ja) | 記憶回路 | |
| US4475181A (en) | Semiconductor memory | |
| JPS61250739A (ja) | デ−タソ−スシステム | |
| JPH0349095A (ja) | 半導体記憶装置 | |
| JPH0434794A (ja) | メモリ制御回路 | |
| JP2586168B2 (ja) | 半導体記憶装置および方法 | |
| JPS63226735A (ja) | レジスタ回路 | |
| US6782467B1 (en) | Method and apparatus for fast limited core area access and cross-port word size multiplication in synchronous multiport memories | |
| JPS6361697B2 (ja) | ||
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPH0442342A (ja) | バス調停回路 | |
| JP3310482B2 (ja) | マイクロコンピュータ | |
| JPH04163786A (ja) | 半導体記憶装置 | |
| JP2913702B2 (ja) | マルチプロセッサシステムのアクセス受付制御方式 | |
| KR950007836Y1 (ko) | 메모리선택회로 | |
| JPS6491235A (en) | Control system for counter circuit | |
| JPS61259358A (ja) | Ｄｍａ回路 | |
| JPS61294561A (ja) | 記憶装置 | |
| JPH04149891A (ja) | 半導体記憶装置 | |
| JPH01248396A (ja) | ダイナミック・ランダム・アクセス・メモリ | |
| JPH04168511A (ja) | 半導体集積回路 | |
| JPS63186363A (ja) | マルチｃｐｕシステムのメモリ領域設定回路 | |
| JPS61177556A (ja) | メモリ切替回路 | |
| JPS58161598A (ja) | 伝送ワ−ドアドレスの任意設定回路 |