JPH04196133A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH04196133A JPH04196133A JP32210490A JP32210490A JPH04196133A JP H04196133 A JPH04196133 A JP H04196133A JP 32210490 A JP32210490 A JP 32210490A JP 32210490 A JP32210490 A JP 32210490A JP H04196133 A JPH04196133 A JP H04196133A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の製法、特にＧａＡｓ等の化合物
半導体による電界効果トランジスタの製法に関する。
半導体による電界効果トランジスタの製法に関する。
本発明は、ＧａＡｓＦＥＴ等の半導体装置の製法におい
て、化合物半導体による能動領域上に第１の絶縁膜を介
して第１の開口部を有する第２の絶縁膜を形成し、ごの
第１の開口部を通して第１の絶縁膜をウェットエツチン
グして第２の開口部を形成したのち、第２の開口部を通
してウェットエツチングにより能動領域に凹部を形成し
、この四部上に第１の開口部幅で規制したケート電極を
形成するようになずことにより、半導体装置の高信頼性
化及び高耐圧化を図るようにしたものである。
て、化合物半導体による能動領域上に第１の絶縁膜を介
して第１の開口部を有する第２の絶縁膜を形成し、ごの
第１の開口部を通して第１の絶縁膜をウェットエツチン
グして第２の開口部を形成したのち、第２の開口部を通
してウェットエツチングにより能動領域に凹部を形成し
、この四部上に第１の開口部幅で規制したケート電極を
形成するようになずことにより、半導体装置の高信頼性
化及び高耐圧化を図るようにしたものである。
〔従来の技術］
従来のＧａＡｓ電界効果トランジスタ（以下ＧａＡｓＦ
ＥＴと称する）の製法を第３図に示す。
ＥＴと称する）の製法を第３図に示す。
先ず、第３図Ａに示すように、半絶縁性Ｇ ａ Ａ ｓ
１５板（１）上に第１導電形のＧａＡｓ層（即ち能動
領域）（２）を有する基板（３）を設け、このＧａＡｓ
層（２）」−に絶縁膜例えばＳｉＮ膜（４）を形成し、
さらにフォトリソグラフィ技術によりＳｉＮ膜（４）上
にゲート部に対応する部分に開口部（５）を有する第１
のフォ］・レジストマスク（６）を形成する。
１５板（１）上に第１導電形のＧａＡｓ層（即ち能動
領域）（２）を有する基板（３）を設け、このＧａＡｓ
層（２）」−に絶縁膜例えばＳｉＮ膜（４）を形成し、
さらにフォトリソグラフィ技術によりＳｉＮ膜（４）上
にゲート部に対応する部分に開口部（５）を有する第１
のフォ］・レジストマスク（６）を形成する。
次に、第３図Ｂに示すよ・うに、フォＩ・レジストマス
ク（６）を介して異方性エツチング、例えばＲＩＥ（反
応性イオンエツチング）によりＳ ｉ ＮＩＩＩＪ（６
）を選択的に除去して開口部（７）を形成する。
ク（６）を介して異方性エツチング、例えばＲＩＥ（反
応性イオンエツチング）によりＳ ｉ ＮＩＩＩＪ（６
）を選択的に除去して開口部（７）を形成する。
次に、第３図Ｃに示すように、フォトレジストマスク（
６）を除去して全面に再び絶縁膜例えばＳｉＮ膜（８）
を堆積した後、第３図りに示ずようにＲＩＥによる垂直
方向のエツチングを行って開口部（７）の内側壁にＳｉ
Ｎのサイドウオール（９）を形成する。
６）を除去して全面に再び絶縁膜例えばＳｉＮ膜（８）
を堆積した後、第３図りに示ずようにＲＩＥによる垂直
方向のエツチングを行って開口部（７）の内側壁にＳｉ
Ｎのサイドウオール（９）を形成する。
次に、第３図Ｅに示すように、サイドウオール（９）で
規制された開口部（１０）を通してウェットエツチング
（所謂リセスエッチング）を施してＧａＡｓ層（２）の
ゲート部に対応する部分に凹部（リセス）（１１）を形
成する。
規制された開口部（１０）を通してウェットエツチング
（所謂リセスエッチング）を施してＧａＡｓ層（２）の
ゲート部に対応する部分に凹部（リセス）（１１）を形
成する。
次に、ＳｉＮ膜（４）の上方よりゲート金属例えばＡｌ
を全面蒸着し第２のフォトレジストマスク（１６）を介
して、バターニングして第３図Ｆに示すように凹部（１
１）底面上に開口部（１０）によって規制された幅でＧ
ａＡｓ層（２）とショットキー接触するゲート電極（１
２）を形成する。
を全面蒸着し第２のフォトレジストマスク（１６）を介
して、バターニングして第３図Ｆに示すように凹部（１
１）底面上に開口部（１０）によって規制された幅でＧ
ａＡｓ層（２）とショットキー接触するゲート電極（１
２）を形成する。
しかる後、第３図Ｇに示すようにソース領域及びドレイ
ン領域に対応する部分のＳｉＮ膜（４）を選択的に除去
した後、オーミンクメタル例えばΔＵ／ Ｇ ｅ ／
Ｎ ｉ合金を選択的に被着形成し、ＧａＡｓ層（２）と
の合金化処理を行って夫々ソース電極（１３）及びトレ
イン電極（１４）を形成して目的のリセス構造のＧａＡ
ｓＦＥＴ（１５）を得ている。
ン領域に対応する部分のＳｉＮ膜（４）を選択的に除去
した後、オーミンクメタル例えばΔＵ／ Ｇ ｅ ／
Ｎ ｉ合金を選択的に被着形成し、ＧａＡｓ層（２）と
の合金化処理を行って夫々ソース電極（１３）及びトレ
イン電極（１４）を形成して目的のリセス構造のＧａＡ
ｓＦＥＴ（１５）を得ている。
この製法を用いれば、電子綿直描のような微細リソグラ
フィ技術を用いることなく、通常の光露光方式（０，５
μｍ程度）のりソグラフィ技術で最終的に０，２μｍ程
度の短いゲート長Ｐ、のゲート電極（１２）を形成する
ことができる。
フィ技術を用いることなく、通常の光露光方式（０，５
μｍ程度）のりソグラフィ技術で最終的に０，２μｍ程
度の短いゲート長Ｐ、のゲート電極（１２）を形成する
ことができる。
［発明が解決しようとする課題］
しかし乍ら、上述のＧａＡｓＦＥＴの製法においては、
次のような問題点を有していた。
次のような問題点を有していた。
輸） 第３１ＫＤの工程において、全面垂直方向にＲＩ
Ｅを施してサイドウオール（９）を形成したとき、下地
のＧａＡｓ層（２）にＲＩＥによる損傷が導入され易い
。（第３図ＢのＲＩＥ工程でも同様に損傷が導入され易
い。）（ｉｉ） 第３図Ｇに示すように、ゲート長１
１とリセス幅Ｗ１の双方がサイドウオール（９）のエツ
ジ部によって寸法決定されるため、ゲート電極（１２）
の凹部即ちリセス（１１）内でのエツジ部とりセスエツ
ジ部との距離ｄ、が短かく、耐圧が小さくなり易い構造
となる。
Ｅを施してサイドウオール（９）を形成したとき、下地
のＧａＡｓ層（２）にＲＩＥによる損傷が導入され易い
。（第３図ＢのＲＩＥ工程でも同様に損傷が導入され易
い。）（ｉｉ） 第３図Ｇに示すように、ゲート長１
１とリセス幅Ｗ１の双方がサイドウオール（９）のエツ
ジ部によって寸法決定されるため、ゲート電極（１２）
の凹部即ちリセス（１１）内でのエツジ部とりセスエツ
ジ部との距離ｄ、が短かく、耐圧が小さくなり易い構造
となる。
本発明は、上述の点に鑑み、能動領域での損傷を緩和し
高信頼性化を図ると共に、耐圧向上が図れるＧａＡｓＦ
ＥＴ等の半導体装置の製法を提供するものである。
高信頼性化を図ると共に、耐圧向上が図れるＧａＡｓＦ
ＥＴ等の半導体装置の製法を提供するものである。
本発明に係る半導体装置の製法は、化合物半導体による
能動領域（２）上に第１の絶縁膜（２１）を介して第１
の開口部（１０） （又は（７））を有する第２の絶縁
膜（４）を形成する工程と、第１の開口部（１０） （
又は（７））を通して第１の絶縁膜（２１）をウェット
エツチングして第２の開口部（２２）を形成する工程と
、第２の開口部（２２）を通してウェットエツチングに
より能動領域（２）に凹部（１１）を形成する工程と、
凹部（２）−ヒに第１の開口部（１０） （又は（７）
）の幅で規制したゲート電極（１２）を形成する］二程
を有するものである。
能動領域（２）上に第１の絶縁膜（２１）を介して第１
の開口部（１０） （又は（７））を有する第２の絶縁
膜（４）を形成する工程と、第１の開口部（１０） （
又は（７））を通して第１の絶縁膜（２１）をウェット
エツチングして第２の開口部（２２）を形成する工程と
、第２の開口部（２２）を通してウェットエツチングに
より能動領域（２）に凹部（１１）を形成する工程と、
凹部（２）−ヒに第１の開口部（１０） （又は（７）
）の幅で規制したゲート電極（１２）を形成する］二程
を有するものである。
（作用〕
上層の第２の絶縁膜（４）の第１の開口部（１，０）
（又は（７））は異方性エンチングにより形成するが、
このときエツチング特性の異なる下層の第１の絶縁ＩＩ
Ｉ（２１）が存在しているために、能動領域（２）への
異方性エツチングによる損傷が緩和される。そして、第
２の絶縁膜（４）の第１の開口部（１０） （又は（力
）によってデー１−長ｆｉｔ （又は！２）が制御さ
れ、第１の開口部（１０） （又は（７））より幅広と
なされた第１の絶縁膜（２１）の第２の開口部（２２）
によってリセス幅Ｗ２（又はＷ３）が制御されるので、
ゲート電極（１２）のエツジ部とりセスエツジ部との間
の距離ｄｚ （又はｄ３）が安定に確保され、高耐圧
が図れる。
（又は（７））は異方性エンチングにより形成するが、
このときエツチング特性の異なる下層の第１の絶縁ＩＩ
Ｉ（２１）が存在しているために、能動領域（２）への
異方性エツチングによる損傷が緩和される。そして、第
２の絶縁膜（４）の第１の開口部（１０） （又は（力
）によってデー１−長ｆｉｔ （又は！２）が制御さ
れ、第１の開口部（１０） （又は（７））より幅広と
なされた第１の絶縁膜（２１）の第２の開口部（２２）
によってリセス幅Ｗ２（又はＷ３）が制御されるので、
ゲート電極（１２）のエツジ部とりセスエツジ部との間
の距離ｄｚ （又はｄ３）が安定に確保され、高耐圧
が図れる。
〔実施例］
以下、図面を参照して本発明の詳細な説明する。尚、第
３図と対応する部分には同一符号を付して示す。
３図と対応する部分には同一符号を付して示す。
第１図は本発明の一実施例を示す。本例においては、先
ず、第１図へに示すように、」−絶縁性ＧａＡｓ基板（
１）上に第１導電形のＧａＡｓ層（即ち能動領域）（２
）を有する基体（３）を設け、ＧａＡｓ層（２）上に順
次エンチング特性の異なる第１の絶縁膜（例えば５ｉＯ
ｚ膜） （２１）及び第２の絶縁膜（例えばＳｉＮ膜）
（４）を被着形成し、このＳｉＮ膜（４）上にフォトリ
ソグラフィ技術によりゲート部に対応する部分に開口部
（５）を有するフォトレジストマスク（６）を形成する
。
ず、第１図へに示すように、」−絶縁性ＧａＡｓ基板（
１）上に第１導電形のＧａＡｓ層（即ち能動領域）（２
）を有する基体（３）を設け、ＧａＡｓ層（２）上に順
次エンチング特性の異なる第１の絶縁膜（例えば５ｉＯ
ｚ膜） （２１）及び第２の絶縁膜（例えばＳｉＮ膜）
（４）を被着形成し、このＳｉＮ膜（４）上にフォトリ
ソグラフィ技術によりゲート部に対応する部分に開口部
（５）を有するフォトレジストマスク（６）を形成する
。
次に、第１図Ｂに示すように、フォトレジストマスク（
６）を介して異方性エツチング、例えばＲＩＥによりＳ
ｉＮ膜（４）を選択的に除去して第１の開口部（７）を
形成する。このとき、ＳｉＯ□膜（２１）はＳ１Ｎ膜（
４）とエツチング特性１−が異なるのでエツチングされ
ない。
６）を介して異方性エツチング、例えばＲＩＥによりＳ
ｉＮ膜（４）を選択的に除去して第１の開口部（７）を
形成する。このとき、ＳｉＯ□膜（２１）はＳ１Ｎ膜（
４）とエツチング特性１−が異なるのでエツチングされ
ない。
次に、第１図Ｃに示すように、フォトレジストマスク（
６）を除去して全面に再び絶縁膜例えばＳｉＮ膜（８）
を堆積した後、第１図りに示すように、ＲＩＢによる垂
直方向のエツチングを行って第１の開口部（７）の内側
壁にＳｉＮのサイドウオール（９）を形成する。このＲ
Ｉ′Ｐ、処理においても、下層のＳｉＯ□膜（２１）は
コニンチングされない。
６）を除去して全面に再び絶縁膜例えばＳｉＮ膜（８）
を堆積した後、第１図りに示すように、ＲＩＢによる垂
直方向のエツチングを行って第１の開口部（７）の内側
壁にＳｉＮのサイドウオール（９）を形成する。このＲ
Ｉ′Ｐ、処理においても、下層のＳｉＯ□膜（２１）は
コニンチングされない。
次に、第１１ｆｆｉＥに示すように、サイドウオール（
９）で規制された開Ｉ−１部（１０）を通してＳｉＯ□
膜（２１）をウェットエツチング（等方性エンチング）
により選択的に除去し、第２の開Ｉ」部（２２）を形成
する。
９）で規制された開Ｉ−１部（１０）を通してＳｉＯ□
膜（２１）をウェットエツチング（等方性エンチング）
により選択的に除去し、第２の開Ｉ」部（２２）を形成
する。
この第２の開口部（２２）は等方向にエツチングされる
のでサイドウオール（９）の開口幅より幅広となる。
のでサイドウオール（９）の開口幅より幅広となる。
次に、第１図Ｆに示すように、ＳｉＯ□膜（２１）の第
２の開［」部（２２）を通してＧａＡｓ層（２）をウエ
ント工ンチング（等方性エンチング）により選択的に除
去し、ＧａＡｓ層（２）表面に四部（リセス） （１１
）を形成する。このリセス幅Ｗ２は第１の開口部（７）
の幅より幅広となる。
２の開［」部（２２）を通してＧａＡｓ層（２）をウエ
ント工ンチング（等方性エンチング）により選択的に除
去し、ＧａＡｓ層（２）表面に四部（リセス） （１１
）を形成する。このリセス幅Ｗ２は第１の開口部（７）
の幅より幅広となる。
次に、ＳｉＮ膜（４）の上方よりゲート金属例えばＡＩ
を全面蒸着し、第２のツメ１−レジストマスク（１６）
を介してパターニングして第１図Ｆに示すように、四部
（１１）底面」−に開［］部００）によって規制された
幅でＧａＡｓ層（２）とショットキー接触するゲーＩ−
電極（１２）を形成する。
を全面蒸着し、第２のツメ１−レジストマスク（１６）
を介してパターニングして第１図Ｆに示すように、四部
（１１）底面」−に開［］部００）によって規制された
幅でＧａＡｓ層（２）とショットキー接触するゲーＩ−
電極（１２）を形成する。
しかる後、第１図Ｇに示すように、ソース領域及びトレ
イン領域に対応する部分のＳｉＮ膜（４）及び５ｉＯ７
膜（２１）を選択的に除去した後、オーミックメタル例
えばＡ ｕ ／ Ｇ ｅ ／ Ｎ ｉ合金を選択的に被
着形成し、ＧａＡｓ層との合金化処理を行って夫々ソー
ス電極（１３）及びドレイン電極（１４）を形成し、目
的のサイドウオールを用いたリセス構造のＧａＡｓＦＥ
Ｔ（２４）を得る。
イン領域に対応する部分のＳｉＮ膜（４）及び５ｉＯ７
膜（２１）を選択的に除去した後、オーミックメタル例
えばＡ ｕ ／ Ｇ ｅ ／ Ｎ ｉ合金を選択的に被
着形成し、ＧａＡｓ層との合金化処理を行って夫々ソー
ス電極（１３）及びドレイン電極（１４）を形成し、目
的のサイドウオールを用いたリセス構造のＧａＡｓＦＥ
Ｔ（２４）を得る。
かかる製法によれば、ＳｉＮ膜（４）とＧａＡｓ層（２
）との間にＳｉＮ膜（４）とエツチング特性を異にする
５ｉｎ２膜（２１）を形成することにより、第１図Ｂの
ＳｉＮ膜（４）の開口部（７）の形成或は第１図りのサ
イドウオール（９）の形成に際して下地のＧａＡｓ層（
２）へのＲｌＢによる損傷が緩和される。
）との間にＳｉＮ膜（４）とエツチング特性を異にする
５ｉｎ２膜（２１）を形成することにより、第１図Ｂの
ＳｉＮ膜（４）の開口部（７）の形成或は第１図りのサ
イドウオール（９）の形成に際して下地のＧａＡｓ層（
２）へのＲｌＢによる損傷が緩和される。
さらに、ゲート長！、はサイドウオール（９）で規制さ
れた開［］幅で制御され、リセス幅Ｗ２は５ｉＯ７膜（
２１）の開口幅で制御されるため、ゲート長！１を短く
し、且つゲート電極（１２）のエツジ部とリセスエツジ
部との距離ｄ２が安定に確保され耐圧を向上することが
できる。
れた開［］幅で制御され、リセス幅Ｗ２は５ｉＯ７膜（
２１）の開口幅で制御されるため、ゲート長！１を短く
し、且つゲート電極（１２）のエツジ部とリセスエツジ
部との距離ｄ２が安定に確保され耐圧を向上することが
できる。
従って、短いゲート長を有し、且つ高耐圧で信頼性の高
いＧａＡｓＦＥＴ（２４）を製造することができる。
いＧａＡｓＦＥＴ（２４）を製造することができる。
旧例ではサイドウオールを用いたＧａＡｓＦＥＴに適用
した場合であるが、不法はナイｔ１７＊−ルを用いない
場合にも適用できる。その実施例を第２図に示す。
した場合であるが、不法はナイｔ１７＊−ルを用いない
場合にも適用できる。その実施例を第２図に示す。
本例は、第２図へに示すように、基体（３）のＧａＡｓ
層（能動領域）（２）上に順次エンチング特性の異なる
第１の絶縁膜（例えばＳｉＯ□膜） （２１）及び第２
の絶縁膜（例えばＳｉＮ膜）（４）を形成し、次いで第
２図Ｂに示すように、開口部（５）を有するフォトレジ
ストマスク Ｎ膜（２１）のゲート部に対応する部分を選択的に除去
して第１の開口部（７）を形成する。
層（能動領域）（２）上に順次エンチング特性の異なる
第１の絶縁膜（例えばＳｉＯ□膜） （２１）及び第２
の絶縁膜（例えばＳｉＮ膜）（４）を形成し、次いで第
２図Ｂに示すように、開口部（５）を有するフォトレジ
ストマスク Ｎ膜（２１）のゲート部に対応する部分を選択的に除去
して第１の開口部（７）を形成する。
次に、第２図Ｃに示すように、フ１．１１・レジストマ
スク（６）及びＳｉＮ膜（４）をマスクに、即ち開［］
部（力を通してＳｉＯ□膜（２１）をウェットエツチン
グ（等方性エツチング）により選択的に除去し、第２の
開口部（２２）を形成する。
スク（６）及びＳｉＮ膜（４）をマスクに、即ち開［］
部（力を通してＳｉＯ□膜（２１）をウェットエツチン
グ（等方性エツチング）により選択的に除去し、第２の
開口部（２２）を形成する。
次に、第２図りに示すように、ＳｉＯ２膜（２１）の第
２の開口部（２２）を通してＧａＡｓ層（２）をウエッ
トエッチング（等方性エツチング）により選択的に除去
し、ＧａＡｓ層（２）の表面に凹部（リセス） （＋１
）を形成する。
２の開口部（２２）を通してＧａＡｓ層（２）をウエッ
トエッチング（等方性エツチング）により選択的に除去
し、ＧａＡｓ層（２）の表面に凹部（リセス） （＋１
）を形成する。
次に、ＳｉＮ膜（４）の上方よりデー１−金属例えばＡ
Ｚを全面蒸着し、第２のフメトレジストマスク（１６）
を介してパターニングして第２図Ｅに示すように、凹部
（１１）の底面上に開口部（力によって規制された幅で
ＧａＡｓ層（２）をショット−１〜−接触するゲート電
極（１２）を形成する。
Ｚを全面蒸着し、第２のフメトレジストマスク（１６）
を介してパターニングして第２図Ｅに示すように、凹部
（１１）の底面上に開口部（力によって規制された幅で
ＧａＡｓ層（２）をショット−１〜−接触するゲート電
極（１２）を形成する。
しかる後、第２図Ｆに示すように、ソース領域及びトレ
イン領域に対応する部分のＳｉＮ膜（４）及びＳｉＯ□
膜（２１）を選択的に除去した後、オーミノクツクル例
えばＡ ｕ ／ Ｇ ｃ ／ Ｎ ｉ合金を選択的に被
着形成し、ＧａＡｓ層（２）と合金化して夫々ソース電
極（］３）及びトレイン電極（１４）を形成し、１」的
のリセス構造のＧａＡｓＦＥＴ（２６）を得る。
イン領域に対応する部分のＳｉＮ膜（４）及びＳｉＯ□
膜（２１）を選択的に除去した後、オーミノクツクル例
えばＡ ｕ ／ Ｇ ｃ ／ Ｎ ｉ合金を選択的に被
着形成し、ＧａＡｓ層（２）と合金化して夫々ソース電
極（］３）及びトレイン電極（１４）を形成し、１」的
のリセス構造のＧａＡｓＦＥＴ（２６）を得る。
この実施例の場合も、第１図の場合と同様に、異方性エ
ンチングによってＳｉＮ膜（４）の開口部（７）を形成
する際に、ＧａＡｓ層（２）へのＲＩＥによる）員傷が
ＳｉＯ□膜（２１）によって緩和される。また、デー１
−長ｐ、２及びリセス幅Ｗ、が開［１部（力及び開［」
部（２２）によって別々に制御されるので、ゲート電極
（１２）のエンジ部とりセスエツジ部間の距１ｉｉＩｌ
ｄ１を安定に確保し、耐圧を向上することができる。
ンチングによってＳｉＮ膜（４）の開口部（７）を形成
する際に、ＧａＡｓ層（２）へのＲＩＥによる）員傷が
ＳｉＯ□膜（２１）によって緩和される。また、デー１
−長ｐ、２及びリセス幅Ｗ、が開［１部（力及び開［」
部（２２）によって別々に制御されるので、ゲート電極
（１２）のエンジ部とりセスエツジ部間の距１ｉｉＩｌ
ｄ１を安定に確保し、耐圧を向上することができる。
尚、上側においてはＧａＡｓＦＥＴの製造に適用したが
、他の化合物半導体によるＦＥＴの製造にも適用できる
ものである。
、他の化合物半導体によるＦＥＴの製造にも適用できる
ものである。
本発明によれば、異方性エツチングによる能動領域への
損傷を回避できると共に、デーｌ−電極とりセスエツジ
部間の距離を安定に確保し、耐圧を向」二することがで
きる。特にミノ・イドウオールを用いる場合には、ゲー
ト長を短かく制御しつつ、耐圧向上を図ることができる
。
損傷を回避できると共に、デーｌ−電極とりセスエツジ
部間の距離を安定に確保し、耐圧を向」二することがで
きる。特にミノ・イドウオールを用いる場合には、ゲー
ト長を短かく制御しつつ、耐圧向上を図ることができる
。
従って、高信頼性をもって短ゲート長、高耐圧のＧａＡ
ｓＦＥＴ等の半導体装置を製造することができる。
ｓＦＥＴ等の半導体装置を製造することができる。
第１図Ａ〜■１は本発明に係る半導体装置の製法の一例
を示す製造工程図、第２図Ａ−Ｆは本発明に係る半導体
装置の製法の他側を示す製造工程図、第３図Ａ−Ｇは従
来のＧａＡｓＦＩｉＴの製法例を示す製造工程図である
。 （１）は半絶縁性Ｇ ａ Ａ Ｓ 基板、（２）はＧａ
Ａｓ層、（４）はＳｉＮ膜、（力、 （１０） 、 （
２２）は開口部、（９）はザイドウォール、（１１）は
凹部（リセス） 、（１２）はゲート電極である。
を示す製造工程図、第２図Ａ−Ｆは本発明に係る半導体
装置の製法の他側を示す製造工程図、第３図Ａ−Ｇは従
来のＧａＡｓＦＩｉＴの製法例を示す製造工程図である
。 （１）は半絶縁性Ｇ ａ Ａ Ｓ 基板、（２）はＧａ
Ａｓ層、（４）はＳｉＮ膜、（力、 （１０） 、 （
２２）は開口部、（９）はザイドウォール、（１１）は
凹部（リセス） 、（１２）はゲート電極である。
Claims (1)
- 【特許請求の範囲】 化合物半導体による能動領域上に第１の絶縁膜を介して
第１の開口部を有する第２の絶縁膜を形成する工程と、 上記第１の開口部を通して上記第１の絶縁膜をウェット
エッチングして第２の開口部を形成する工程と、 上記第２の開口部を通してウエットエッチングにより上
記能動領域に凹部を形成する工程と、上記凹部上に上記
第１の開口部の幅で規制したゲート電極を形成する工程
を有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210490A JPH04196133A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210490A JPH04196133A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196133A true JPH04196133A (ja) | 1992-07-15 |
Family
ID=18139963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32210490A Pending JPH04196133A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446054B2 (en) * | 2003-10-28 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1990
- 1990-11-26 JP JP32210490A patent/JPH04196133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446054B2 (en) * | 2003-10-28 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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