JPH04195997A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH04195997A JPH04195997A JP2331026A JP33102690A JPH04195997A JP H04195997 A JPH04195997 A JP H04195997A JP 2331026 A JP2331026 A JP 2331026A JP 33102690 A JP33102690 A JP 33102690A JP H04195997 A JPH04195997 A JP H04195997A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- test mode
- ground bounce
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000015654 memory Effects 0.000 claims abstract description 35
- 238000012360 testing method Methods 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は記憶内容の固定された読み出し専用メモリに
関し、前記メモリ自身に発生する電源ノイズ（ここでは
前記メモリ装置が動作時に流れる貫ｉ！ Ｒ流が、メモ
リ装置内部に存在するインダクタンス成分により、微少
な電位差を生じさせ、グランド電位を変動させるために
生じるものである以下グラウンド・バウンスと称する。
関し、前記メモリ自身に発生する電源ノイズ（ここでは
前記メモリ装置が動作時に流れる貫ｉ！ Ｒ流が、メモ
リ装置内部に存在するインダクタンス成分により、微少
な電位差を生じさせ、グランド電位を変動させるために
生じるものである以下グラウンド・バウンスと称する。
）を擬似的に発生させるテスト回路を有する半導体メモ
リ装置に関する。
リ装置に関する。
［発明の概要］
この発明は記憶内容の固定された読み出し専用メモリに
関し、前記メモリ自身に発生するグラウンド・バウンス
レベルを擬似的に発生させるためのテスト回路を設ける
ことで、前記メモリの外部から制御することにより、前
記メモリ自身のグラウンド・バウンスを発生させ、その
レベルを測定する事を可能にした。
関し、前記メモリ自身に発生するグラウンド・バウンス
レベルを擬似的に発生させるためのテスト回路を設ける
ことで、前記メモリの外部から制御することにより、前
記メモリ自身のグラウンド・バウンスを発生させ、その
レベルを測定する事を可能にした。
従来、記憶内容の固定された読み出し専用メモリに処い
て、グラウンド・バウンスが顕著に現われる出力の電圧
レベルを予めメモリ内容（ここでは記憶素子の記憶内容
が固定されたメモリ内の情報が“０″または°゛ｌ“の
状態を言う、以下メモリパターンと称す、）から検索し
、アドレスデータとして入力する必要があった。しかし
ながら前記グラウンド・バウンスが顕著となるメモリパ
ターン（以下グラウンド・バウンスパターンと称す）は
記憶内容が固定され、書き込み動作が不可能なため、メ
モリパターンが存在しない場合があること、また、前記
メモリの記憶容量が大きい程、グラウンド バウンスパ
ターンを検索するための時間が増加するなどの欠点があ
った。
て、グラウンド・バウンスが顕著に現われる出力の電圧
レベルを予めメモリ内容（ここでは記憶素子の記憶内容
が固定されたメモリ内の情報が“０″または°゛ｌ“の
状態を言う、以下メモリパターンと称す、）から検索し
、アドレスデータとして入力する必要があった。しかし
ながら前記グラウンド・バウンスが顕著となるメモリパ
ターン（以下グラウンド・バウンスパターンと称す）は
記憶内容が固定され、書き込み動作が不可能なため、メ
モリパターンが存在しない場合があること、また、前記
メモリの記憶容量が大きい程、グラウンド バウンスパ
ターンを検索するための時間が増加するなどの欠点があ
った。
［発明が解決しようとする課題］
上述したとおり、記憶内容が固定された読み出し専用メ
モリにはグラウンド バウンスパターンが得られにくい
など、その実現方法が、メモリパターンに依存してしま
う欠点があり、本発明はこの様な欠点を解決するために
、メモリパターンに依存せず、グラウンド・バウンスパ
ターンが得られるようにすることで、正確なグラウンド
・バウンスレベルが測定できることを目的としている。
モリにはグラウンド バウンスパターンが得られにくい
など、その実現方法が、メモリパターンに依存してしま
う欠点があり、本発明はこの様な欠点を解決するために
、メモリパターンに依存せず、グラウンド・バウンスパ
ターンが得られるようにすることで、正確なグラウンド
・バウンスレベルが測定できることを目的としている。
［課題を解決するための手段〕
すなわち、この発明は上記の様な問題点を解決するため
、固定化されたメモリ内容に依存せず、グラウンド・バ
ウンスの発生しやすいメモリパターンをテスト回路を設
けることで外部から制御し動作時のグラウンド・バウン
スを擬似的に発生させるようにした。
、固定化されたメモリ内容に依存せず、グラウンド・バ
ウンスの発生しやすいメモリパターンをテスト回路を設
けることで外部から制御し動作時のグラウンド・バウン
スを擬似的に発生させるようにした。
［作用］
前記テスト回路を設（づることで通常時、及びテスト回
銘動作時（以下テストモードと称す、）を外部から制御
できる様にした。これによりテストモード時はメモリパ
ターンにかかわらず、任意の出力が得られるようになる
。
銘動作時（以下テストモードと称す、）を外部から制御
できる様にした。これによりテストモード時はメモリパ
ターンにかかわらず、任意の出力が得られるようになる
。
［実施例］
以下にこの発明の半導体メモリ装置の一実施例を図面を
参照して説明する。第１図はこの発明における半導体メ
モリ装置のテスト回路を抽出して示すもので、テストモ
ードへ入るために、高電圧検出回路１とコントロールゲ
ート群２から成り、コントロールゲート群２には、メモ
リセルからの出力信号Ａと高電圧検出回路ｌの出力とア
ドレス信号Ｂが入力され、高電圧検出回路１の入力端子
ａには高電圧検出信号が入力され、テストモードへ入る
か否かを制御している。また、コントロールゲート群２
の出力は出力バッファ回路３を経由して出力端子Ｏへ出
力される６通常時、高電圧検出回路１の出力は“Ｌ”レ
ベルで、ＮＡＮＤＣの圧力はＨ“レベルに固定され、内
部メモリパターンに対応した出力が得られるようになる
。テストモード時は制御端子ａに高電圧を印加すると、
テストモード検出回路１の出力は°゛Ｈ″になり、Ｎ０
ＲＤの出力は常に固定されるため、アドレス信号Ｂが優
先される。上述したように、テストモード時は信号Ｂが
優先されるため、メモリパターンにかかわらず、アドレ
ス信号Ｂの状態により、出力端子Ｏを決定できる。これ
によりメモリパターンに依存しない出力状態を外部から
コントロールすることが可能となり、これをメモリ装置
の出力分の数だけ設けることで、グラウンド・バウンス
を擬似的に得ることができる。
参照して説明する。第１図はこの発明における半導体メ
モリ装置のテスト回路を抽出して示すもので、テストモ
ードへ入るために、高電圧検出回路１とコントロールゲ
ート群２から成り、コントロールゲート群２には、メモ
リセルからの出力信号Ａと高電圧検出回路ｌの出力とア
ドレス信号Ｂが入力され、高電圧検出回路１の入力端子
ａには高電圧検出信号が入力され、テストモードへ入る
か否かを制御している。また、コントロールゲート群２
の出力は出力バッファ回路３を経由して出力端子Ｏへ出
力される６通常時、高電圧検出回路１の出力は“Ｌ”レ
ベルで、ＮＡＮＤＣの圧力はＨ“レベルに固定され、内
部メモリパターンに対応した出力が得られるようになる
。テストモード時は制御端子ａに高電圧を印加すると、
テストモード検出回路１の出力は°゛Ｈ″になり、Ｎ０
ＲＤの出力は常に固定されるため、アドレス信号Ｂが優
先される。上述したように、テストモード時は信号Ｂが
優先されるため、メモリパターンにかかわらず、アドレ
ス信号Ｂの状態により、出力端子Ｏを決定できる。これ
によりメモリパターンに依存しない出力状態を外部から
コントロールすることが可能となり、これをメモリ装置
の出力分の数だけ設けることで、グラウンド・バウンス
を擬似的に得ることができる。
［発明の効果］
以上説明した様にこの発明は、テスト回路を設けること
により、テストモード時には、メモリ素子の記憶内容に
依存しない出力が得られ、テストモードへは外部の端子
から制御できるため、動作時のグラウンド・バウンスを
いかなるメモリパターンでも擬似的に発生させることが
でき、正確なグラウンド・バウンスレベルが測定できる
ようになる他、高電圧検出回路により制御されるため、
テストのための端子を新たに設ける必要がなく、端子数
の増加なしにテスト回路を設けることが出来る。
により、テストモード時には、メモリ素子の記憶内容に
依存しない出力が得られ、テストモードへは外部の端子
から制御できるため、動作時のグラウンド・バウンスを
いかなるメモリパターンでも擬似的に発生させることが
でき、正確なグラウンド・バウンスレベルが測定できる
ようになる他、高電圧検出回路により制御されるため、
テストのための端子を新たに設ける必要がなく、端子数
の増加なしにテスト回路を設けることが出来る。
第１図はこの発明の一実施例の高電圧検出回路とコント
ロールゲート群及び出力バッファ回路を示す構成図であ
る。 １・・・高電圧検出回路 ２・・・コントロールゲート群 ３・・・出力バッフ７回路 Ａ・・・出力信号 Ｂ・・・アドレス信号 Ｃ・・・ＮＡＮＤ回路 Ｄ・・・ＮＯＲ回路 ａ・・・制御端子 以上
ロールゲート群及び出力バッファ回路を示す構成図であ
る。 １・・・高電圧検出回路 ２・・・コントロールゲート群 ３・・・出力バッフ７回路 Ａ・・・出力信号 Ｂ・・・アドレス信号 Ｃ・・・ＮＡＮＤ回路 Ｄ・・・ＮＯＲ回路 ａ・・・制御端子 以上
Claims (1)
- 記憶内容の固定化された読み出し専用メモリにおいて、
前記メモリ自身のテスト回路を有する半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331026A JPH04195997A (ja) | 1990-11-28 | 1990-11-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331026A JPH04195997A (ja) | 1990-11-28 | 1990-11-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195997A true JPH04195997A (ja) | 1992-07-15 |
Family
ID=18238995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331026A Pending JPH04195997A (ja) | 1990-11-28 | 1990-11-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04195997A (ja) |
-
1990
- 1990-11-28 JP JP2331026A patent/JPH04195997A/ja active Pending
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