JPH04188465A - Ｐｃｍ信号記録再生装置及びｐｃｍ信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＰＣＭ信号を記録媒体上に記録し、また、記
録されたＰＣＭ信号を再生するＰＣＭ信号記録再生装置
、または、記録されたＰＣＭ信号の再生のみを行うＰＣ
Ｍ信号再生装置に関するものである。

［従来の技術〕 従来のＰＣＭ信号記録再生装置としては、特開昭６４−
４４１４１号公報に記載のような回転ヘッド形ＰＣＭレ
コーダがある。

この回転ベンドＰＣＭレコーダでは、４８ｋＨｚ。

４４．１ｋＨｚ、３２ｋＨｚの３種類のサンプリング周
波数に対応するために、２つの発振回路を用いて、２種
類の基準クロック、例えば、４８ｋＨｚ、３２に土用と
しては２４．５７６　Ｍル（４８にル×５１２）、４４
．１に土用としては２２．５７９２ＭＩ（ｚ（４４，１
ｋＨｚＸ５１２）の基準クロックを生成していた。

また、ＰＣＭ信号を磁気テープ上に記録または磁気テー
プ上より再生する際の信号の周波数、いわゆるチャンネ
ル周波数は規格により定められているため、上記とは別
の発振回路を用い、そのチャンネル周波数に対応する基
準クロック、例えば、チャンネル周波数９．４０８ＭＨ
ｚに対してはその２倍の１８．８１６ＭＨｚの基準クロ
ックを生成していた。

さらに、特開昭６４−４９１７７号公報に記載のように
、ディジタル・オーディオ・インターフェース信号を入
力する場合には、フェーズ・ロックド・ループ（以下、
ＰＬＬという）回路を用い、ディジタル・オーディオ・
インターフェース信号に同期した基準クロックを生成し
ていた。

この欅に、従来のＰＣＭ信号記録再生装置であるａ転ヘ
ッド形ＰＣＭレコーダでは、４つの発振回路（ＰＬＬ回
路内の制御発振回路を含む）を用い、４種類の基準クロ
ックを生成していた。

〔発明が解決しようとする課題〕

上記したように、従来のＰＣＭ信号記録再生装置では、
４つの発振回路を用いる必要があり、部品点数が多くな
るという問題があった。

また、複数の発振回路が同時に発振しているため、発振
回路間で互いに干渉し合うという問題もあった。

また、以上の問題は、ＰＣＭ信号の再生のみを行うＰＣ
Ｍ信号再生装置においても発生し得る問題である。即ち
、従来のＰＣＭ信号再生装置では、少なくとも３つの発
振回路を用いる必要があったからである。

本発明の目的は、上記した従来技術の問題点を解決し、
最小限の発振回路の数で、必要な基準クロックの全てを
生成することができるＰＣＭ信号記録再生装置またはＰ
ＣＭ信号再生装置を提供することにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、ＰＣＭ信
号を記録媒体上に記録する際の周波数の整数倍の周波数
を持つ第１のクロックを生成して出力する発振回路と、
該発振回路から出力された前記第１のクロックを分周し
、分周信号として出力する分周回路と、該分周回路から
出力された前記分周信号を基準として、前記ＰＣＭ信号
のサンプリング周波数の整数倍の周波数を持つ第２のり
ロックを生成して出力するＰＬＬ回路と、を設けるよう
にした。

〔作用〕

前記発振回路は、ＰＣＭ信号を記録または再生する際の
周波数、いわゆるチャンネル周波数の整数倍の周波数を
持つ第１のクロックを生成して出力する。これにより、
チャンネル周波数に対応する基準クロックが得られる。

また、前記分周回路は、前記発振回路から出力された第
１のクロックを分周して、前記ＰＣＭ信号のサンプリン
グ周波数に比例した分周信号を出力する。

アナログ入力の記録時、または再生時には、前記ＰＬＬ
回路は、前記分周回路から出力された分周信号を基準と
して、前記ＰＣＭ信号のサンプリング周波数の整数倍の
周波数を持つ第２のクロックを生成して出力する。これ
により、サンプリング周波数に対応する基準クロックが
得られる。

また、ディジタル入力の記録時には、前記ＰＬＬ回路は
、前記分周回路から出力された分周信号の代わりに、外
部よりＰＣＭ信号として入力されるディジタル・オーデ
ィオ・インターフェース信号を基準として、該ＰＣＭ信
号のサンプリング周波数の整数倍の周波数を持つ第２の
クロックを生成して出力する。

この様にして、１個の発振回路と１個の分周回路と１個
のＰＬＬ回路とで、必要な基準クロックの全てを生成す
ることができる。

〔実施例］ 以下、本発明の一実施例を第１図により説明する。

第１図において、１はディジタル・オーディオ・インタ
ーフェース信号の入力端子、２はアナログ信号の入力端
子、３はディジタル・オーディオ・インターフェース信
号の出力端子、４はアナログ信号の出力端子、５は記録
再生回路の基準クロックの発振回路、７はディジタル・
オーディオ・インターフェース信号中のプリアンプルの
３Ｔパターンを検出する検出回路、８．１３は分周回路
、９．１２０は切換回路、１０は位相比較器、１１は低
域通過フィルタ（ＬＰＦ）、１２は電圧制御発振回路（
ＶＣＯ）、１４はタイミング回路、１５は各回路の動作
モードを制御する制御回路、１６はディジタル・オーデ
ィオ・インターフェース信号を復調する復調回路、１７
はＡ／Ｄ変換器、１８はディジタル・オーディオ・イン
ターフェース信号を変調する変調回路、１９はＤ／Ａ変
換器、２１は記録時の誤り訂正符号の生成及び再生時の
誤り訂正を行う誤り訂正回路、２２はＰＣＭ信号を記憶
しておく記憶回路、２３は記録再生回路、２４は回転ヘ
ッド、２５は磁気テープである。

まず、ディジタル入力の記録時の動作について説明する
。この時、切換回路９は３Ｔ検出回路７側に、切換回路
２０は復調回路１６側に切換えられている。

ディジタル入力端子１より入力されたディジタル・オー
ディオ・インターフェース信号は、３Ｔ検出回路７及び
復調回路１６に入力される。

３Ｔ検出回路７は、例えば、特開昭６１−４９１７７号
公報における第１図と同様の回路であり、発振回路５よ
り出力される基準クロックを用いて、ディジタル・オー
ディオ・インターフェース信号中のプリアンプルの３Ｔ
パターンを検出する。そして、この検出出力は、位相比
較器１０．低域通過フィルタ１１．電圧制御発振回路１
２及び分周回路１３によって構成されるＰＬＬ回路２６
に入力される。３Ｔ検出回路７の検出出力の周期は、デ
ィジタル・オーディオ・インターフェース信号のサンプ
リング周期の１／２倍にあたるので、入力されたディジ
タル・オーディオ・インターフェース信号のサンプリン
グ周波数に応じて、制御回路１５がＰＬＬ回路２６内の
分周回路１３の分周比を下表の如く設定すれば、ＰＬＬ
回路２６は、ディジタル・オーディオ・インターフェー
ス信号に同期し、サンプリング周波数に対応した周波数
を持つ基準クロックを生成し、出力することができる。

なお、入力されたディジタル・オーディオ・インターフ
ェース信号のサンプリング周波数が、４８ｋＨｚ、４４
．１ｋＨｚ、３２ｋＨｚのいずれであるかの検出は、デ
イジルタル・オーディオ・インターフェース信号の入力
開始時に、制御回路１５がＰＬＬ回路２６内の分周回路
１３０分周比を周期的に切り換えて、Ｐ　Ｌ　Ｌ回路２
６がロックしたかどうかを判別することなどによって行
う。

次に、タイミング回路１４は、ＰＬＬ回路２６より出力
された基準クロックを入力し、それを基準として各種ク
ロックを生成し、復調回路１６゜変調回路１８．記憶回
路２２（以下、これら回路を総称してタイミ〉′グ周波
数系回路ということがある。）に供給する。

復調回８１６は、ディジタル・オーディオ・インターフ
ェース信号からＰＣＭ信号の復調を行なう。復調された
ＰＣＭ信号は、記憶回路２２に記憶された後に、誤り訂
正回路２１で誤り訂正符号の付加が行なわれ、記録再生
回路２３に出力される。

一方、発振回路５は、基準クロックとして、チャンネル
周波数９．４０８ＭＨｚに対応する１８．８１６ＭＨｚ
の基準クロックを出力しており、記録再生回路２３は、
入力されたＰＣＭ信号に対し、発振回路５からの基準ク
ロックを基準として変換等の処理を行い、その後、回転
ヘンド２４により磁気テープ２５に記録する。

次に、アナログ入力の記録時の動作について説明する。

この時、切換回路９は分周回路８側に、切換回路２０は
Ａ／Ｄ変換器１７側に切換えられている。

アナログ入力端子２より人力されたアナログ信号は、Ａ
／Ｄ変換器１７によりＰＣＭ信号に変換され、記憶回路
２２に記憶される。その後のＰＣＭ信号の処理は、ディ
ジタル入力時と同様である。

サンプリング周波数系回路の基準クロックは、発振回路
５より出力される基準クロックを基準としてＰＬＬ回路
２６により生成される。発振回路５から出力される基準
クロックを前述の如＜１８゜８１６ＭＨｚとすると、分
周回路８．１３の分周比を下表のように設定すれば、サ
ンプリング周波数に対応した基準クロックを生成するこ
とができる。

次に、再生時の動作について説明する。この時、アナロ
グ入力の記録時と同様、切換回路９は分周回路８側に、
切換回路２０はＡ／Ｄ変換器１７側に切換えられている
。

回転ヘンド２４により磁気テープ２５より再生されたＰ
ＣＭ信号は、記録再生回路２３に入力され、変換等の処
理が行なわれる。記録再生回路２３より出力されたＰＣ
Ｍ信号は、記憶回路２２に記憶され、誤り訂正回路２１
で誤り訂正が行なわれた後に変調回路１日及びＤ／Ａ変
換器１９に出力される。

サンプリング周波数系回路の基準クロックは、アナログ
入力の記録時と同様、発振回路５より出力される基準ク
ロックを基準としてＰＬＬ回路２６により生成される。

従って、サンプリング周波数系回路である変調回路１は
、その基準クロックを基準としてタイミング回路１４で
生成されたサンプリング周波数の１２８倍のクロックを
入力し、そのクロックを基準としてＰＣＭ信号をディジ
タル・オーディオ・インターフェース信号に変換して、
ディジタル出力端子３より出力する。

また、Ｄ／Ａ変換器１９では、ＰＣＭ信号をアナログ信
号に変換してアナログ出力端子４より出力する。

第２図は第１図における分周回路８の一構成例を示すブ
ロック図である。

第２図において、３０は入力端子、３１は制御回路１５
より入力される分周比を切換えるための制御信号の入力
端子、３２は出力端子、３３は２ビツトのカウンタ、３
４は７ビツトの同期クリア付のカウンタ、３５，３６．
３７はＮＡＮＤＡＮＤ回路はインバータ回路である。

カウンタ３３は４分周回路として動作する。また、カウ
ンタ３４は、制御人力３１がＬ（ロー）の時は８０分周
回路、Ｈ（ハイ）の時は４９分周回路として動作する。

従って、第２図の回路は、制御人力３１がＬの時は３２
０分周回路、Ｈの時は１９６分周回路として動作する。

よって、制御人力３１は、サンプリング周波数が４４．
１ｋＨｚの時はり、その他の時はＨにすればよい。

第３図は第１図における分周回路１３の一構成例を示す
ブロック図である。

第３図において、４０は入力端子、４１は制御回路１５
より入力される分周比を切換えるための制御信号の入力
端子、４２は出力端子、４３は７ビツトのカウンタ、４
４は２ビツトの同期クリア付のカウンタ、４５はＡＮＤ
回路である。

カウンタ４３は、１２８分周回路として動作する。また
、カウンタ４４の下位ビット出力は、制御人力４１がＬ
の時は２分周回路として動作し、Ｈの時は３分周回路と
して動作する。従って、第３図の回路は、制御人力４１
がＬの時は２５６分周回路、Ｈの時は３８４分周回路と
して動作する。

よって、制御人力４１は、下表のように設定すればよい
。

以上、本実施例では、記録再生装置の基準クロックとし
て１８．８１６ＭＨｚ、サンプリング周波数系回路の基
準クロックとして２４．５７６ＭＨｚ、２２．５７９２
Ｍ）（ｚを使用する場合について説明したが、他の周波
数を用いる場合でも、分周回路の分周比を変更すること
により対応することができる。

第４図は本発明の他の実施例を示すブロック図である。

即ち、本実施例は、ＰＣＭ信号の再生のみを専門に行う
ＰＣＭ信号再生装置である。

この様なＰＣＭ信号再生装置においても、第１図のＰＣ
Ｍ信号記録再生装置と同様にして、基準クロックを生成
することができる。

〔発明の効果〕

本発明によれば、１個の発振回路と１個の分周回路と１
個のＰＬＬ回路とで、必要な基準クロックの全てを生成
することができ、部品点数を低減することができる。

また、分周回路の分周比を変更するのみで、基準クロッ
クの周波数の変更にも容易に対応することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図における分周回路８の一構成例を示すブロック図
、第３図は第１図における分周回路１３の一構成例を示
すブロック図、第４図は本発明の他の実施例を示すブロ
ック図、である。 符号の説明 ５・・・発振回路、７・・・３Ｔ検出回路、８．１３・
・・分周回路、９，２０・・・切換回路、１０・・・位
相比較器、１１・・・低域通過フィルタ、１２・・・電
圧制御発振回路、１４・・・タイミング回路、１５・・
・制御回路、１６・・・復調回路、１７・・・Ａ／Ｄ変
換器、１８・・・変調回路、１９・・・Ｄ／Ａ変換器、
２１・・・誤り訂正回路、２２・・・記憶回路、２３・
・・記録再生回路、２４・・・回転ヘッド、３３．３４
・・・カウンタ、３５，３６．３７・・・ＮＡＮＤＡＮ
Ｄ回路・・・インバータ回路、４−３．４４・・・カウ
ンタ、４５・・・ＡＮＤ回路代理人　弁理士　並　木　
昭　夫 ’１２　　区 １！　３　　図 Ｈ’ｌ＜ＩＤＬ７）”＆Ｄ

Claims (1)

1. 【特許請求の範囲】 １、ＰＣＭ信号を記録媒体上に所定の周波数で記録し、
   または、該周波数で記録されている前記ＰＣＭ信号を前
   記記録媒体上より再生するＰＣＭ信号記録再生装置にお
   いて、 前記ＰＣＭ信号を前記記録媒体上に記録する際の前記周
   波数の整数倍の周波数を持つ第１のクロックを生成して
   出力する発振回路と、該発振回路から出力された前記第
   １のクロックを分周し、分周信号として出力する第１の
   分周回路と、該第１の分周回路から出力された前記分周
   信号を基準として、前記ＰＣＭ信号のサンプリング周波
   数の整数倍の周波数を持つ第２のクロックを生成して出
   力するフェーズ・ロックド・ループ回路と、を設けたこ
   とを特徴とするＰＣＭ信号記録再生装置。 ２、請求項１に記載のＰＣＭ信号記録再生装置において
   、前記ＰＣＭ信号として、ディジタル・オーディオ・イ
   ンターフェース信号を記録する場合には、前記フェーズ
   ・ロックド・ループ回路は、前記第１の分周回路から出
   力された前記分周信号に代えて、前記ディジタル・オー
   ディオ・インターフェース信号を基準として、前記第２
   のクロックを生成することを特徴とするＰＣＭ信号記録
   再生装置。 ３、請求項１または２に記載のＰＣＭ信号記録再生装置
   において、前記フェーズ・ロックド・ループ回路は、第
   ２の分周回路を有すると共に、前記第１の分周回路と前
   記第２の分周回路は、それぞれ、その分周比が前記ＰＣ
   Ｍ信号のサンプリング周波数に応じて切り換わることを
   特徴とするＰＣＭ信号記録再生装置。 ４、記録媒体上に所定の周波数で記録されているＰＣＭ
   信号を該記録媒体上より再生するＰＣＭ信号再生装置に
   おいて、 前記記録媒体上に記録されている前記ＰＣＭ信号の前記
   周波数の整数倍の周波数を持つ第１のクロックを生成し
   て出力する発振回路と、該発振回路から出力された前記
   第１のクロックを分周し、分周信号として出力する第１
   の分周回路と、該第１の分周回路から出力された前記分
   周信号を基準として、前記ＰＣＭ信号のサンプリング周
   波数の整数倍の周波数を持つ第２のクロックを生成して
   出力するフェーズ・ロックド・ループ回路と、を設けた
   ことを特徴とするＰＣＭ信号再生装置。 ５、請求項４に記載のＰＣＭ信号再生装置において、前
   記フェーズ・ロックド・ループ回路は、第２の分周回路
   を有すると共に、前記第１の分周回路と前記第２の分周
   回路は、それぞれ、その分周比が前記ＰＣＭ信号のサン
   プリング周波数に応じて切り換わることを特徴とするＰ
   ＣＭ信号再生装置。