JPH04184952A - 半導体素子実装方法 - Google Patents
半導体素子実装方法Info
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- JPH04184952A JPH04184952A JP2312667A JP31266790A JPH04184952A JP H04184952 A JPH04184952 A JP H04184952A JP 2312667 A JP2312667 A JP 2312667A JP 31266790 A JP31266790 A JP 31266790A JP H04184952 A JPH04184952 A JP H04184952A
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- semiconductor elements
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数の半導体素子を配線基板に実装する半導
体素子実装方法に関する。
体素子実装方法に関する。
〈従来の技術〉
複数の半導体素子を配線基板上へフェースダウンポンデ
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
このように実装された半導体素子に発生した熱の放熱経
路は、バンプ電極を経由して配線基板に逃げるしかなく
、熱抵抗が非常に大きかった。
路は、バンプ電極を経由して配線基板に逃げるしかなく
、熱抵抗が非常に大きかった。
このことは、特に、半導体素子の消費電力が大きい場合
に問題となっていた。
に問題となっていた。
そこで、従来では、半導体素子の放熱経路としてヒート
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック”
株式会社サイエンスフォーラム（１９８６））。
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック”
株式会社サイエンスフォーラム（１９８６））。
〈発明が解決しようとする課題〉
しかし、上記方法は複数の半導体素子を配線基板上へフ
ェースダウンボンディングした後にヒートシンクを半導
体素子に接着させる為、半導体素子の傾き、厚みのバラ
ツキ等によりヒートシンクと半導体素子とが接触不良を
起こしやすい問題点があった。
ェースダウンボンディングした後にヒートシンクを半導
体素子に接着させる為、半導体素子の傾き、厚みのバラ
ツキ等によりヒートシンクと半導体素子とが接触不良を
起こしやすい問題点があった。
本発明は、上記従来技術に鑑みて成されたものであり、
配線基板にフェースダウンボンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させて
、その熱抵抗を減少させる半導体素子実装方法を提供す
ることを目的とする。
配線基板にフェースダウンボンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させて
、その熱抵抗を減少させる半導体素子実装方法を提供す
ることを目的とする。
〈課題を解決するための手段〉
斯かる目的を達成する本発明の構成はバンプ電極を有す
る複数の半導体素子と配線基板とを相互に電極を位置合
わせして押し付け、加熱して前記複数の半導体素子を前
記配線基板に実装する方法において、予め前記複数の半
導体素子の前記バンプ電極を形成した表面と反対側の裏
面にそれぞれに放熱フィンを接着することを特徴とする
。
る複数の半導体素子と配線基板とを相互に電極を位置合
わせして押し付け、加熱して前記複数の半導体素子を前
記配線基板に実装する方法において、予め前記複数の半
導体素子の前記バンプ電極を形成した表面と反対側の裏
面にそれぞれに放熱フィンを接着することを特徴とする
。
〈作用〉
半導体素子のバンプ電極を形成した面と反対側の面を放
熱フィンにそれぞれ接着した後、バンプ電極を配線基板
上の電極にフェースダウンボンディングするので、半導
体素子の厚みにばらつきがあっても、傾いていても、放
熱フィンと半導体素子とが確実に接触し、両者の間の熱
抵抗が減少する。
熱フィンにそれぞれ接着した後、バンプ電極を配線基板
上の電極にフェースダウンボンディングするので、半導
体素子の厚みにばらつきがあっても、傾いていても、放
熱フィンと半導体素子とが確実に接触し、両者の間の熱
抵抗が減少する。
〈実施例〉
以下、本発明について、図面に示す実施例を参照して詳
細に説明する。
細に説明する。
先ず、第１図に示すように、複数の半導体素子２につい
て、それぞれヒートシンクｌを接着する。
て、それぞれヒートシンクｌを接着する。
半導体素子２の表面には半田バンプ４の形成されたバン
プ電極が配置しているので、その反対側の裏面にヒート
シンク１を接着する。
プ電極が配置しているので、その反対側の裏面にヒート
シンク１を接着する。
接着は、各ヒートシンクｌ、半導体素子２毎に、ＡｕＳ
ｎ等により行う。
ｎ等により行う。
次に、配線基板５上に複数の半導体素子２をフェースダ
ウンボンディングする。
ウンボンディングする。
即ち、半導体素子２と配線基板５とを相互に電極を位置
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
引き続き、モールド樹脂６を配線基板５、半導体素子２
、ヒートシンク１との間に形成して補強する。
、ヒートシンク１との間に形成して補強する。
モールド樹脂６としては、熱伝導性の良い樹脂が適当で
ある。
ある。
このように、複数の半導体素子２を配線基板５にフェー
スダウンボンディングする前に、ヒートシンクｌと半導
体素子２とをそれぞれ接着するので、ヒートシンクｌと
半導体素子２との接触が確実となり、両者の間の熱抵抗
を低減できる。
スダウンボンディングする前に、ヒートシンクｌと半導
体素子２とをそれぞれ接着するので、ヒートシンクｌと
半導体素子２との接触が確実となり、両者の間の熱抵抗
を低減できる。
即ち、複数の半導体素子２の厚さがそれぞれ異なる場合
でも、また、半導体素子２が配線基板５に対して傾斜し
て実装される場合でも、半導体素子２とヒートシンク１
との接触は確実となるのである。
でも、また、半導体素子２が配線基板５に対して傾斜し
て実装される場合でも、半導体素子２とヒートシンク１
との接触は確実となるのである。
従って、本実施例により配線基板５に実装された半導体
素子２は、消費電力が太き（でも、その熱がヒートシン
クｌにより速やかに逃げるので、素子としての信頼性が
向上する。
素子２は、消費電力が太き（でも、その熱がヒートシン
クｌにより速やかに逃げるので、素子としての信頼性が
向上する。
また、モールド樹脂６により、半導体素子２と配線基板
５とは補強されているので、強度不足となることはない
。
５とは補強されているので、強度不足となることはない
。
尚、上記実施例では、モールド樹脂により補強していた
が、半田バンプ４により接合が充分であれば、モールド
樹脂は省略してもよいものである。
が、半田バンプ４により接合が充分であれば、モールド
樹脂は省略してもよいものである。
また、上記実施例では、半田バンプ４が使用されていた
が、これに代えてＡｕ、ＡｕＳｎ、Ｉｎバンプ等を使用
しても良いものである。
が、これに代えてＡｕ、ＡｕＳｎ、Ｉｎバンプ等を使用
しても良いものである。
〈発明の効果〉
以上、実施例に基づいて具体的に説明したように、本発
明によれば、複数の半導体素子のバンプ電極と反対側の
面に放熱フィンをそれぞれ接着した後、半導体素子のバ
ンプ電極を配線基板にフェースダウンボンディングする
ので、半導体素子と放熱フィンとの接触が確実となる。
明によれば、複数の半導体素子のバンプ電極と反対側の
面に放熱フィンをそれぞれ接着した後、半導体素子のバ
ンプ電極を配線基板にフェースダウンボンディングする
ので、半導体素子と放熱フィンとの接触が確実となる。
この為、両者間の熱抵抗が低減され、半導体素子から速
やかに熱が逃げて、素子としての信頼性が向上する利点
がある。また、各半導体素子に対して放熱フィンが接着
されるので、半導体素子の厚みが異なっても、多少傾い
ていても、配線基板に確実にフェースダウンボンディン
グすることができる。
やかに熱が逃げて、素子としての信頼性が向上する利点
がある。また、各半導体素子に対して放熱フィンが接着
されるので、半導体素子の厚みが異なっても、多少傾い
ていても、配線基板に確実にフェースダウンボンディン
グすることができる。
第１図は本発明の一実施例に係る半導体素子実装方法に
関する説明図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ４はバンプ電極、 ５は配線基板、 ６はモールド樹脂である。 特許出願人 住友電気工業株式会社 代 理 人 弁理士 先方 英俊（他１名）第１図 ヒートシンク
関する説明図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ４はバンプ電極、 ５は配線基板、 ６はモールド樹脂である。 特許出願人 住友電気工業株式会社 代 理 人 弁理士 先方 英俊（他１名）第１図 ヒートシンク
Claims (1)
- バンプ電極を有する複数の半導体素子と配線基板とを相
互に電極を位置合わせして押し付け、加熱して前記複数
の半導体素子を前記配線基板に実装する方法において、
予め前記複数の半導体素子の前記バンプ電極を形成した
表面と反対側の裏面にそれぞれに放熱フィンを接着する
ことを特徴とする半導体素子実装方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312667A JPH04184952A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
| EP91119669A EP0490125B1 (en) | 1990-11-20 | 1991-11-18 | Method of mounting semiconductor elements |
| DE69117891T DE69117891T2 (de) | 1990-11-20 | 1991-11-18 | Verfahren zum Montieren von Halbleiterelementen |
| US07/794,869 US5244142A (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| AU87998/91A AU640537B2 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| CA002055845A CA2055845A1 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| KR1019910020651A KR960000696B1 (ko) | 1990-11-20 | 1991-11-20 | 반도체소자실장방법 |
| US08/012,369 US5348214A (en) | 1990-11-20 | 1993-02-02 | Method of mounting semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312667A JPH04184952A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184952A true JPH04184952A (ja) | 1992-07-01 |
Family
ID=18031980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312667A Pending JPH04184952A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253277A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | モジュール用半導体素子と、これを用いたモジュールおよび、前記モジュールの製造方法 |
-
1990
- 1990-11-20 JP JP2312667A patent/JPH04184952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253277A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | モジュール用半導体素子と、これを用いたモジュールおよび、前記モジュールの製造方法 |
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