JPH04184950A - 半導体素子実装方法 - Google Patents
半導体素子実装方法Info
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- JPH04184950A JPH04184950A JP2312665A JP31266590A JPH04184950A JP H04184950 A JPH04184950 A JP H04184950A JP 2312665 A JP2312665 A JP 2312665A JP 31266590 A JP31266590 A JP 31266590A JP H04184950 A JPH04184950 A JP H04184950A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数の半導体素子を配線基板に実装する半導
体素子実装方法に関する。
体素子実装方法に関する。
〈従来の技術〉
複数の半導体素子を配線基板上へフェースダウンポンデ
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
このように実装された半導体素子に発生した熱の放熱経
路は、バンプ電極を経由して配線基板に逃げるしかな（
、熱抵抗が非常に大きかった。
路は、バンプ電極を経由して配線基板に逃げるしかな（
、熱抵抗が非常に大きかった。
このことは、特に、半導体素子の消費電力が大きい場合
に問題となっていた。
に問題となっていた。
そこで、従来では、半導体素子の放熱経路としてヒート
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック”
株式会社サイエンスフォーラム（１９８６））。
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック”
株式会社サイエンスフォーラム（１９８６））。
〈発明が解決しようとする課題〉
しかし、上記方法は複数の半導体素子を配線基板上へフ
ェースダウンボンディングした後にヒートシンクを半導
体素子に接着させる為、−つのヒートシンクに接着すべ
き複数の半導体素子の傾きが一定でないこと等によりヒ
ートシンクと半導体素子とが接触不良を起こしやすい問
題点があった。
ェースダウンボンディングした後にヒートシンクを半導
体素子に接着させる為、−つのヒートシンクに接着すべ
き複数の半導体素子の傾きが一定でないこと等によりヒ
ートシンクと半導体素子とが接触不良を起こしやすい問
題点があった。
本発明は、上記従来技術に鑑みて成されたものであり、
配線基板にフェースダウンボンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させ、
その熱抵抗を減少させる半導体素子実装方法を提供する
ことを目的とする。
配線基板にフェースダウンボンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させ、
その熱抵抗を減少させる半導体素子実装方法を提供する
ことを目的とする。
く課題を解決するための手段〉
斯かる目的を達成する本発明の構成はバンプ電極を有す
る複数の半導体素子と配線基板とを相互に電極を位置合
わせして押し付け、加熱することにより前記複数の半導
体素子を前記配線基板に実装する方法において、予め前
記複数の半導体素子の前記バンプ電極を形成した表面と
反対側の裏面に放熱フィンを位置決めして接着すること
を特徴とする。
る複数の半導体素子と配線基板とを相互に電極を位置合
わせして押し付け、加熱することにより前記複数の半導
体素子を前記配線基板に実装する方法において、予め前
記複数の半導体素子の前記バンプ電極を形成した表面と
反対側の裏面に放熱フィンを位置決めして接着すること
を特徴とする。
〈作用〉
複数の半導体素子のバンプ電極を形成した面と反対側の
面を放熱フィンに位置決めして接着した後、バンプ電極
を基板上の電極にフェースダウンボンディングするので
、複数の半導体素子の表面の向きが不揃いとなることが
なく、放熱フィンと半導体素子とが確実に接触し、両者
の間の熱抵抗が減少する。
面を放熱フィンに位置決めして接着した後、バンプ電極
を基板上の電極にフェースダウンボンディングするので
、複数の半導体素子の表面の向きが不揃いとなることが
なく、放熱フィンと半導体素子とが確実に接触し、両者
の間の熱抵抗が減少する。
〈実施例〉
以下、本発明について、図面に示す実施例を参照して詳
細に説明する。
細に説明する。
先ず、第１図に示すように、放熱フィンとして使用され
るヒートシンク１の下面にレジストパターン３を形成す
る。
るヒートシンク１の下面にレジストパターン３を形成す
る。
レジストパターン３は複数の半導体素子２の位置合わせ
用であり、例えば、フォトリソグラフィーにより形成す
る。
用であり、例えば、フォトリソグラフィーにより形成す
る。
このため、レジストパターン３の開口部は、半導体素子
２の外形と等しく、複数の半導体素子２をフェースダウ
ンボンディングする位置と対応している。
２の外形と等しく、複数の半導体素子２をフェースダウ
ンボンディングする位置と対応している。
一方、各半導体素子２の表面には、半田バンプ４の形成
された複数のバンプ電極が配置されている。
された複数のバンプ電極が配置されている。
次に、第１図に示すように、半導体素子２のバンプ電極
の形成された表面と反対側の裏面をヒートシンク１に位
置決めして接着する。
の形成された表面と反対側の裏面をヒートシンク１に位
置決めして接着する。
接着は複数の半導体素子２について、ＡｕＳｎ等を用い
て行う。
て行う。
引き続き、第２図に示すように配線基板５上に複数の半
導体素子２をフェースダウンボンディングする。
導体素子２をフェースダウンボンディングする。
即ち、半導体素子２と配線基板５とを相互に電極を位置
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
このように、複数の半導体素子２を配線基板５にフェー
スダウンボンディングする前に、予めヒートシンク１と
半導体素子２とを接着するので、複数の半導体素子２の
全ての表面の向きがヒートシンクｌの対応する面に対し
て傾（ことなく半導体素子２とヒートシンク１との接触
が確実となり、両者の間の熱抵抗を低減できる。
スダウンボンディングする前に、予めヒートシンク１と
半導体素子２とを接着するので、複数の半導体素子２の
全ての表面の向きがヒートシンクｌの対応する面に対し
て傾（ことなく半導体素子２とヒートシンク１との接触
が確実となり、両者の間の熱抵抗を低減できる。
従って、本実施例により配線基板５に実装された半導体
素子２は、消費電力ガ（大きくても、その熱がヒートシ
ンクｌにより速やかに逃げるので、素子としての信頼性
が向とする。
素子２は、消費電力ガ（大きくても、その熱がヒートシ
ンクｌにより速やかに逃げるので、素子としての信頼性
が向とする。
尚、′上記実施例では、レジストパターンによりヒート
シンクに対する複数の半導体素子の位置を決めていたが
、これらの相対的な位置を確実に決めることができれば
、レジストパターンを省略することができる。
シンクに対する複数の半導体素子の位置を決めていたが
、これらの相対的な位置を確実に決めることができれば
、レジストパターンを省略することができる。
また、上記実施例では、半田バンプ４を使用していたが
、これに代えてＡｕ、ＡｕＳｎ、４ｎバンプ等を使用し
ても良いものである。
、これに代えてＡｕ、ＡｕＳｎ、４ｎバンプ等を使用し
ても良いものである。
〈発明の効果〉
以上、実施例に基づいて具体的に説明したように、本発
明によれば複数の半導体素子のバンプ電極と反対側の面
に放熱フィンを接着した後、半導体素子を配線基板にフ
ェースダウンボンディングするので、半導体素子と放熱
フィンとの接触が確実となる。この為、両者間の熱抵抗
が低減され、半導体素子から速やかに熱が逃げて、素子
としての信頼性が向とする利点がある。
明によれば複数の半導体素子のバンプ電極と反対側の面
に放熱フィンを接着した後、半導体素子を配線基板にフ
ェースダウンボンディングするので、半導体素子と放熱
フィンとの接触が確実となる。この為、両者間の熱抵抗
が低減され、半導体素子から速やかに熱が逃げて、素子
としての信頼性が向とする利点がある。
第１図及び第２図は本発明の一実施例に係る半導体素子
実装方法に関し、第１図は半導体素子とヒートシンクと
の接着の説明図、第２図は半導体素子と配線基板とのフ
ェースダウンポンディングの説明図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ３はレジストパターン、 ４は半田バンプ、 ５は配線基板である。 特許呂願人 住友電気工業株式会社
実装方法に関し、第１図は半導体素子とヒートシンクと
の接着の説明図、第２図は半導体素子と配線基板とのフ
ェースダウンポンディングの説明図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ３はレジストパターン、 ４は半田バンプ、 ５は配線基板である。 特許呂願人 住友電気工業株式会社
Claims (1)
- バンプ電極を有する複数の半導体素子と配線基板とを相
互に電極を位置合わせして押し付け、加熱することによ
り前記複数の半導体素子を前記配線基板に実装する方法
において、予め前記複数の半導体素子の前記バンプ電極
を形成した表面と反対側の裏面に放熱フィンを位置決め
して接着することを特徴とする半導体素子実装方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312665A JPH04184950A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
| EP91119669A EP0490125B1 (en) | 1990-11-20 | 1991-11-18 | Method of mounting semiconductor elements |
| DE69117891T DE69117891T2 (de) | 1990-11-20 | 1991-11-18 | Verfahren zum Montieren von Halbleiterelementen |
| AU87998/91A AU640537B2 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| CA002055845A CA2055845A1 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| US07/794,869 US5244142A (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| KR1019910020651A KR960000696B1 (ko) | 1990-11-20 | 1991-11-20 | 반도체소자실장방법 |
| US08/012,369 US5348214A (en) | 1990-11-20 | 1993-02-02 | Method of mounting semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312665A JPH04184950A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184950A true JPH04184950A (ja) | 1992-07-01 |
Family
ID=18031954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312665A Pending JPH04184950A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184950A (ja) |
-
1990
- 1990-11-20 JP JP2312665A patent/JPH04184950A/ja active Pending
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