JPH04180679A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH04180679A JPH04180679A JP27880490A JP27880490A JPH04180679A JP H04180679 A JPH04180679 A JP H04180679A JP 27880490 A JP27880490 A JP 27880490A JP 27880490 A JP27880490 A JP 27880490A JP H04180679 A JPH04180679 A JP H04180679A
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- 239000012535 impurity Substances 0.000 claims description 53
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴ構造とバイポーラトランジスタ
構造とを有し、ＭＯＳＦＥＴ構造により電圧駆動を可能
にし、バイポーラトランジスタ構造により導電変調を利
用してオン抵抗を小さくした導電変調型ＭＯＳＦＥＴに
関する。
構造とを有し、ＭＯＳＦＥＴ構造により電圧駆動を可能
にし、バイポーラトランジスタ構造により導電変調を利
用してオン抵抗を小さくした導電変調型ＭＯＳＦＥＴに
関する。
高周波領域で使われる電力用半導体素子として導電変調
型ＭＯＳＦＥＴが知られている。導電変調型ＭＯ５ＦＥ
Ｔｆ；！、ＭＯＳＦＥＴのチャネルがｎ型であるかｐ型
であるかにより、ｎチャネル型とｎチャネル型に分けら
れる。第２図は従来のｎチャネル導電変調型ＭＯＳＦＥ
Ｔであり、ンリコン素体のｎ型高抵抗のｎ−層１の一方
の側にはｎ゛バフフフ層２介してｐ″層３備え、他方の
側の表面部にはｐ型ベース領域４が形成されている。
型ＭＯＳＦＥＴが知られている。導電変調型ＭＯ５ＦＥ
Ｔｆ；！、ＭＯＳＦＥＴのチャネルがｎ型であるかｐ型
であるかにより、ｎチャネル型とｎチャネル型に分けら
れる。第２図は従来のｎチャネル導電変調型ＭＯＳＦＥ
Ｔであり、ンリコン素体のｎ型高抵抗のｎ−層１の一方
の側にはｎ゛バフフフ層２介してｐ″層３備え、他方の
側の表面部にはｐ型ベース領域４が形成されている。
さらに、ｐベース領域４の表面部にはソース領域として
ｎ゛層５、ｎ″Ｎ５にはさまれた部分にはｐベース領域
４より深い ｐ−層６および表面に近いｐ゛層７形成さ
れている。 ｐベース領域４のｎ°ソース領域５とｎ−
層ｌにはさまれた領域８にｎチャネルを形成するために
、表面上にゲート酸化膜９１を介してゲート電極１０が
設けられ、ゲート電極１０と絶縁膜９２によって絶縁さ
れるソース電極１１がｎ゛ソース領域５．ｐ゛層６７に
接触している。また、他側のｐ゛層３はドレイン電極１
２が接触している。 この構造で、ｎ゛バフフフ層２ベ
ース層ｌの中の空乏層の伸びによるパンチスルーを防ぎ
、またオン抵抗を低く抑えながらスイッチング時間を短
くするために設けられるもので１０１７ ｃｍ −３程
度の不純物濃度にするのが普通である。
ｎ゛層５、ｎ″Ｎ５にはさまれた部分にはｐベース領域
４より深い ｐ−層６および表面に近いｐ゛層７形成さ
れている。 ｐベース領域４のｎ°ソース領域５とｎ−
層ｌにはさまれた領域８にｎチャネルを形成するために
、表面上にゲート酸化膜９１を介してゲート電極１０が
設けられ、ゲート電極１０と絶縁膜９２によって絶縁さ
れるソース電極１１がｎ゛ソース領域５．ｐ゛層６７に
接触している。また、他側のｐ゛層３はドレイン電極１
２が接触している。 この構造で、ｎ゛バフフフ層２ベ
ース層ｌの中の空乏層の伸びによるパンチスルーを防ぎ
、またオン抵抗を低く抑えながらスイッチング時間を短
くするために設けられるもので１０１７ ｃｍ −３程
度の不純物濃度にするのが普通である。
ｐチャネル導電変調型ＭＯＳＦＥＴは、この各部の導電
型を逆にしたものである。
型を逆にしたものである。
第２図に示した導電変調型ＭＯ５ＦＥＴを製作するため
に、 ｐ型シリコン基板３にＤ゛バフフフ層２よび ｎ
−高抵抗層１をエピタキンヤル成長で積層し、−面から
の不純物拡散によりｐ゛層６９層４．ｐ゛層７よびｎ゛
層５形成する。しかしながら、ｐ型シリコン基板ｌ上に
高不純物濃度ｎ“バッファ層２をエビタ牛ンヤル成長す
る際に、界面にミスフィツト転位が多く存在し、しかも
成長条件に依存してこのミスフィツト転位の密度がウェ
ーハ面内でばらついていた。このため、ゲート電極１０
に電圧を印加して領域８にｎチャネルを形成することに
より、電子がソース層５からチャネル８． ｎ−１１，
７トバツフア層２を通ってｐ“層３に注入され、これに
呼応してｐ゛層３らｎ“バッファ層２を通ってｎ−層ｌ
に正孔が注入される際に、ｐ″層３ｎ゛層２間のｐ”／
ｎ“接合界面のミスフィツト転位が再結合中心となるた
めに、十分な注入効率が得られなかったり、あるいはウ
ェーハ面内でこの注入効率がばらつくために電流の集中
が起こるなどの問題があった。
に、 ｐ型シリコン基板３にＤ゛バフフフ層２よび ｎ
−高抵抗層１をエピタキンヤル成長で積層し、−面から
の不純物拡散によりｐ゛層６９層４．ｐ゛層７よびｎ゛
層５形成する。しかしながら、ｐ型シリコン基板ｌ上に
高不純物濃度ｎ“バッファ層２をエビタ牛ンヤル成長す
る際に、界面にミスフィツト転位が多く存在し、しかも
成長条件に依存してこのミスフィツト転位の密度がウェ
ーハ面内でばらついていた。このため、ゲート電極１０
に電圧を印加して領域８にｎチャネルを形成することに
より、電子がソース層５からチャネル８． ｎ−１１，
７トバツフア層２を通ってｐ“層３に注入され、これに
呼応してｐ゛層３らｎ“バッファ層２を通ってｎ−層ｌ
に正孔が注入される際に、ｐ″層３ｎ゛層２間のｐ”／
ｎ“接合界面のミスフィツト転位が再結合中心となるた
めに、十分な注入効率が得られなかったり、あるいはウ
ェーハ面内でこの注入効率がばらつくために電流の集中
が起こるなどの問題があった。
それ故、ターンオン時に十分な注入効率が得られないた
めにスイッチング速度を十分に速めることが難しい上に
、注入効率の面内のばらつきのために素子の破壊を招く
ことがしばしばあった。
めにスイッチング速度を十分に速めることが難しい上に
、注入効率の面内のばらつきのために素子の破壊を招く
ことがしばしばあった。
本発明の目的は、バッファ層とドレイン電極側の隣接層
との間のｐ”／ｎ＝接合界面におけるミスフィツト転位
を低減し、ドレイン電極側からのキャリアの十分な注入
効率をもち、また注入効率のばらつきが少なくて、スイ
ッチング速度が速く、信頼性の高い導電変調型ＭＯＳＦ
ＥＴを提供することにある。
との間のｐ”／ｎ＝接合界面におけるミスフィツト転位
を低減し、ドレイン電極側からのキャリアの十分な注入
効率をもち、また注入効率のばらつきが少なくて、スイ
ッチング速度が速く、信頼性の高い導電変調型ＭＯＳＦ
ＥＴを提供することにある。
〔課題を解決するための手段〕
上記の目的を達成するために、本発明は、第一導電型の
高不純物濃度半導体層の上に第二導電型の高不純物濃度
層を介して第二導電型の低不純物濃度層が形成され、そ
の第二導電型の低不純物濃度層の表面部に選択的に第一
導電型のベース領域が、さらにそのベース領域の表面部
に選択的に第二導電型のソース領域がそれぞれ形成され
、そのソース領域と前記第二導電型低不純物濃度層の表
面部とにはさまれた前記ベース領域表面上に絶縁膜を介
してゲート電極を備え、前記ソース領域および前記ベー
ス領域に共通にソース電極が、第一導電型高不純物濃度
層にドレイン電極がそれぞれ接触する導電変調型ＭＯ５
ＦＥＴにおいて、第一導電型高不純物濃度層の第二導電
型高不純物濃度層に近い層部分にドレイン電極に接する
側の層部分に含まれる不純物元素のほかにその不純物元
素と異なる不純物元素が含まれたものとする。
高不純物濃度半導体層の上に第二導電型の高不純物濃度
層を介して第二導電型の低不純物濃度層が形成され、そ
の第二導電型の低不純物濃度層の表面部に選択的に第一
導電型のベース領域が、さらにそのベース領域の表面部
に選択的に第二導電型のソース領域がそれぞれ形成され
、そのソース領域と前記第二導電型低不純物濃度層の表
面部とにはさまれた前記ベース領域表面上に絶縁膜を介
してゲート電極を備え、前記ソース領域および前記ベー
ス領域に共通にソース電極が、第一導電型高不純物濃度
層にドレイン電極がそれぞれ接触する導電変調型ＭＯ５
ＦＥＴにおいて、第一導電型高不純物濃度層の第二導電
型高不純物濃度層に近い層部分にドレイン電極に接する
側の層部分に含まれる不純物元素のほかにその不純物元
素と異なる不純物元素が含まれたものとする。
第一導電型高不純物濃度層の上に第二導電型高不純物濃
度層をエピタキシャル法で積層する場合に発生するミス
フィツト転位は、両層に含まれる不純物元素の原子半径
が異なるため、両層の格子定数に差があることに起因す
る。第一導電型高不純物濃度層の第二導電型高不純物濃
度層に近い側の層部分に、原子半径が異なる他の不純物
を添加してその格子定数が第二導電型高不純物濃度層の
格子定数に近くなるように調整すれば、界面でのミスフ
ィツト転位が低減し、この界面を通しての注入効率が飛
躍的に高まると共に、面内での注入効率のばらつきも少
なくなる。
度層をエピタキシャル法で積層する場合に発生するミス
フィツト転位は、両層に含まれる不純物元素の原子半径
が異なるため、両層の格子定数に差があることに起因す
る。第一導電型高不純物濃度層の第二導電型高不純物濃
度層に近い側の層部分に、原子半径が異なる他の不純物
を添加してその格子定数が第二導電型高不純物濃度層の
格子定数に近くなるように調整すれば、界面でのミスフ
ィツト転位が低減し、この界面を通しての注入効率が飛
躍的に高まると共に、面内での注入効率のばらつきも少
なくなる。
第１図は本発明の一実施例のｎチャネル導電変調型ＭＯ
ＳＦＥＴを示し、第２図と共通の部分には同一の符号が
付されている。 この場合は、ｐ゛ンリコフ層３ η°
バッファ層２との間に導電型は層３と同じｐ型であるが
、その格子定数がｎ”Ｎ３とほぼ等しくなる様な ｐ゛
補償層３１が設けられている。 ｐ゛層３はドーピング
のためにほう素（Ｂ）が添加されている。一方ｎ゛バッ
ファ層２にはドーピングのためにりん（Ｐ）が添加され
ている。Ｂの原子半径は０．８８人であるのに対し、Ｐ
の原子半径は１．１０人である。Ｓｉの結合半径は１．
１７人であり、Ｂの原子半径はそれに比べ小さいため、
Ｓｌの結合半径より原子半径の大きい元素、すなわち、
原子半径１．２６人のへｌ、原子半径１．２６人のＧａ
あるいは原子半径１．４４人のＩｎなどを添加する。添
加方法には気相もしくは液相成長法を用いてもよいが、
面内の不純物濃度均一性を得るためには、ｐ゛ シリコ
ン基板３の表面へイオン注入法を施すことが有効である
。そして、不純物添加後約１０００℃前後にてアニール
し、活性化する。このようにして形成されたｐ゛補償層
３１の格子定数は、添加元素ＡＡ’、ＧａあるいはＩｎ
などの已に対する濃度比を適切にすることにより、その
上に積層されるｎ゛バフフフ層格子定数と整合させるこ
とができる。
ＳＦＥＴを示し、第２図と共通の部分には同一の符号が
付されている。 この場合は、ｐ゛ンリコフ層３ η°
バッファ層２との間に導電型は層３と同じｐ型であるが
、その格子定数がｎ”Ｎ３とほぼ等しくなる様な ｐ゛
補償層３１が設けられている。 ｐ゛層３はドーピング
のためにほう素（Ｂ）が添加されている。一方ｎ゛バッ
ファ層２にはドーピングのためにりん（Ｐ）が添加され
ている。Ｂの原子半径は０．８８人であるのに対し、Ｐ
の原子半径は１．１０人である。Ｓｉの結合半径は１．
１７人であり、Ｂの原子半径はそれに比べ小さいため、
Ｓｌの結合半径より原子半径の大きい元素、すなわち、
原子半径１．２６人のへｌ、原子半径１．２６人のＧａ
あるいは原子半径１．４４人のＩｎなどを添加する。添
加方法には気相もしくは液相成長法を用いてもよいが、
面内の不純物濃度均一性を得るためには、ｐ゛ シリコ
ン基板３の表面へイオン注入法を施すことが有効である
。そして、不純物添加後約１０００℃前後にてアニール
し、活性化する。このようにして形成されたｐ゛補償層
３１の格子定数は、添加元素ＡＡ’、ＧａあるいはＩｎ
などの已に対する濃度比を適切にすることにより、その
上に積層されるｎ゛バフフフ層格子定数と整合させるこ
とができる。
このあと°、ｎ−高抵抗層ｌを積層し、 ｐ型ベース層
４．ｎ゛ソーフ層５ｐ゛層６７を形成し、ゲート酸化膜
９１を介してゲート電極１０を設け、ソース電極１１お
よびドレイン電極１２を接触させることは第２図の従来
素子と同様である。
４．ｎ゛ソーフ層５ｐ゛層６７を形成し、ゲート酸化膜
９１を介してゲート電極１０を設け、ソース電極１１お
よびドレイン電極１２を接触させることは第２図の従来
素子と同様である。
本発明は、 ｎ型シリコン基板上にｐ°バッファ層を介
して ｐ−高抵抗層を積層するｐチャネル導電変調型Ｍ
Ｏ５ＦＥＴにふいて、基板に添加されているＰと、 ｐ
゛バフフフ層添加されるＡｌ４． Ｇａなどとの原子半
径の差を、原子半径１．３６人のｓｂを添加した ｎ゛
補償層を設けることにより補償することによっても実施
できるっ しかし、本発明による補償層に添加される元素は、ドー
ピングのためのアクセプタ元素あるいはドナー元素に限
定されず、例えばｎチャネル導電変調型ＭＯ５ＦＥＴの
場合のＡＩ、 ＧａあるいはＩｎの代わりに、原子半径
１．２２人のＧｅあるいは１５１人のＳｎを用いてもよ
い。
して ｐ−高抵抗層を積層するｐチャネル導電変調型Ｍ
Ｏ５ＦＥＴにふいて、基板に添加されているＰと、 ｐ
゛バフフフ層添加されるＡｌ４． Ｇａなどとの原子半
径の差を、原子半径１．３６人のｓｂを添加した ｎ゛
補償層を設けることにより補償することによっても実施
できるっ しかし、本発明による補償層に添加される元素は、ドー
ピングのためのアクセプタ元素あるいはドナー元素に限
定されず、例えばｎチャネル導電変調型ＭＯ５ＦＥＴの
場合のＡＩ、 ＧａあるいはＩｎの代わりに、原子半径
１．２２人のＧｅあるいは１５１人のＳｎを用いてもよ
い。
本発明によれば、導電変調型Ｍ ＯＳ Ｆ Ｅ Ｔの高
抵抗層への少数キャリア供給源であるドレイン電極側の
層のバッファ層に接する層部分に導電型を変えない原子
半径の異なる不純物元素を添加し、その層部分の格子定
数が隣接バッファ層の格子定数とほぼ等しくできるよう
にした。これによって、バッファ層積層時のｐ”／ｎ“
接合界面でミスフィツト転位を軽減し、ひいては再結合
中心を低減することが可能となり、導電変調型ＭＯＳＦ
ＥＴのドレイン電極側からの少数キャリアの注入効率を
高め、その結果、スイッチング性能を高め、破壊の発生
を防止することができる効果が得られた。
抵抗層への少数キャリア供給源であるドレイン電極側の
層のバッファ層に接する層部分に導電型を変えない原子
半径の異なる不純物元素を添加し、その層部分の格子定
数が隣接バッファ層の格子定数とほぼ等しくできるよう
にした。これによって、バッファ層積層時のｐ”／ｎ“
接合界面でミスフィツト転位を軽減し、ひいては再結合
中心を低減することが可能となり、導電変調型ＭＯＳＦ
ＥＴのドレイン電極側からの少数キャリアの注入効率を
高め、その結果、スイッチング性能を高め、破壊の発生
を防止することができる効果が得られた。
第１図は本発明の一実施例のｎチャネル導電変調型ＭＯ
ＳＦＥＴの断面図、第２図は従来のｎチャネル導電変調
型ＭＯＳＦＥＴの断面図である。 １゛ １高抵抗層、２− ｎ＋ノくツファ層、３ｐ°層
、３１−ｐ”補償層、４−ｐ型ベース層、５゜ｎ−ソー
ス層、９１ ゲート酸化膜、１０ ゲート電極、１
１ ７−スＮ極、１２°−ドレイン電極。 第１図 第２図
ＳＦＥＴの断面図、第２図は従来のｎチャネル導電変調
型ＭＯＳＦＥＴの断面図である。 １゛ １高抵抗層、２− ｎ＋ノくツファ層、３ｐ°層
、３１−ｐ”補償層、４−ｐ型ベース層、５゜ｎ−ソー
ス層、９１ ゲート酸化膜、１０ ゲート電極、１
１ ７−スＮ極、１２°−ドレイン電極。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）第一導電型の高不純物濃度半導体層の上に第二導電
型の高不純物濃度層を介して第二導電型の低不純物濃度
層が形成され、その第二導電型の低不純物濃度層の表面
部に選択的に第一導電型のベース領域が、さらにそのベ
ース領域の表面部に選択的に第二導電型のソース領域が
それぞれ形成され、そのソース領域と前記第二導電型低
不純物濃度層の表面部にはさまれた前記ベース領域表面
上に絶縁膜を介してゲート電極を備え、前記ソース領域
および前記ベース領域に共通にソース電極が、前記第一
導電型高不純物濃度層にドレイン電極がそれぞれ接触す
るものにおいて、第一導電型高不純物濃度層の第二導電
型高不純物濃度層に近い層部分にドレイン電極に接する
側の層部分に含まれる不純物元素のほかにその不純物元
素と異なる不純物元素が含まれたことを特徴とする導電
変調型ＭＯＳＦＥＴ。 ２）第一導電型の高不純物濃度半導体層の上に第二導電
型の高不純物濃度層を介して第二導電型の低不純物濃度
層が形成され、その第二導電型の低不純物濃度層の表面
部に選択的に第一導電型のベース領域が、さらにそのベ
ース領域の表面部に選択的に第二導電型のソース領域が
それぞれ形成され、そのソース領域と前記第二導電型低
不純物濃度層の表面部にはさまれた前記ベース領域表面
上に絶縁膜を介してゲート電極を備え、前記ソース領域
および前記ベース領域に共通にソース電極が、前記第一
導電型高不純物濃度層にドレイン電極がそれぞれ接触す
るものにおいて、第一導電型高不純物濃度層の第二導電
型高不純物濃度層に近い層部分にドレイン電極に接する
側の層部分に含まれる不純物元素のほかにその不純物元
素と異なる不純物元素が隣接する層間の格子定数を整合
させるような量として含まれたことを特徴とする導電変
調型ＭＯＳＦＥＴ。 ３）請求項２の導電型ＭＯＳＦＥＴにおいて、第一導電
型の不純物元素がボロンであり、第二導電型の不純物元
素がリンであって、第一導電型高不純物濃度層の第二導
電型高不純物濃度層に近い層部分にボロンの他に、ボロ
ン以外の元素周期表第三族元素をドーピングすることを
特徴とする導電度変調型ＭＯＳＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-43053 | 1990-02-23 | ||
| JP4305390 | 1990-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180679A true JPH04180679A (ja) | 1992-06-26 |
Family
ID=12653143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27880490A Pending JPH04180679A (ja) | 1990-02-23 | 1990-10-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228961A (ja) * | 2005-02-17 | 2006-08-31 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2007123469A (ja) * | 2005-10-27 | 2007-05-17 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
-
1990
- 1990-10-17 JP JP27880490A patent/JPH04180679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228961A (ja) * | 2005-02-17 | 2006-08-31 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2007123469A (ja) * | 2005-10-27 | 2007-05-17 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
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