JPH04180615A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04180615A JPH04180615A JP30968390A JP30968390A JPH04180615A JP H04180615 A JPH04180615 A JP H04180615A JP 30968390 A JP30968390 A JP 30968390A JP 30968390 A JP30968390 A JP 30968390A JP H04180615 A JPH04180615 A JP H04180615A
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- Japan
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- light
- photoresist
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 11
- 230000007547 defect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に間し、特にフォトレジ
スト層のパターン形成方法に関する。
スト層のパターン形成方法に関する。
従来、７オトレジスト層のバターニング工程に於いては
、半導体基板にフォトレジスト層を１層に筒布し、露光
によりマスクパターン転写後に現像液を半導体基板に滴
下し、現像処理を行ないパターン形成を行なっていた。
、半導体基板にフォトレジスト層を１層に筒布し、露光
によりマスクパターン転写後に現像液を半導体基板に滴
下し、現像処理を行ないパターン形成を行なっていた。
上述した従来のフォトレジスト層のバターニング工程に
於いては、マスクを用いて露光されたフォトレジスト層
に現像液が直接滴下される為、現像源の圧力で現像液が
直接当った部分のフォトレジスト層の現像処理が進み、
パターニング後のパターンの寸法が半導体基板内でばら
ついたり、現像液が半導体基板に均一に広がるまで時間
がかかり、結果的に現像処理時間が半導体基板内で差が
生じる為、パターン寸法のばらつきを生じ、半導体装置
の電気的特性不良を生じさせるという問題があった。
於いては、マスクを用いて露光されたフォトレジスト層
に現像液が直接滴下される為、現像源の圧力で現像液が
直接当った部分のフォトレジスト層の現像処理が進み、
パターニング後のパターンの寸法が半導体基板内でばら
ついたり、現像液が半導体基板に均一に広がるまで時間
がかかり、結果的に現像処理時間が半導体基板内で差が
生じる為、パターン寸法のばらつきを生じ、半導体装置
の電気的特性不良を生じさせるという問題があった。
第１の発明の半導体装置の製造方法は、半導体基板上に
第１の波長の光で感光する第１のフォトレジスト膜と第
２の波長の光で感光する第２のフォトレジスト膜とを順
次形成する工程と、マスクを用い第１の波長の光により
前記第１のフォトレジスト膜を露光したのち全面に現像
液を塗布する工程と、この現像液を介して第２の波長の
光で全面を露光したのち前記第２及び第１のフォトレジ
スト膜を同時に現像処理する工程とを含んで構成される
。
第１の波長の光で感光する第１のフォトレジスト膜と第
２の波長の光で感光する第２のフォトレジスト膜とを順
次形成する工程と、マスクを用い第１の波長の光により
前記第１のフォトレジスト膜を露光したのち全面に現像
液を塗布する工程と、この現像液を介して第２の波長の
光で全面を露光したのち前記第２及び第１のフォトレジ
スト膜を同時に現像処理する工程とを含んで構成される
。
第２の発明の半導体装置の製造方法は、半導体基板上に
第１の波長の光で感光する第１のフォトレジスト層を形
成する工程と、マスクを用い第１の波長の光で前記第１
のフォトレジスト膜を露光したのち全面に第２の波長の
光で感光する第２のフォトレジスト膜を形成する工程と
、この第２のフォトレジスト膜上に現像液を塗布したの
ち第２の波長の光で全面を露光し第２及び第１のフォト
レジスト膜を同時に現像処理する工程とを含んで構成さ
れる。
第１の波長の光で感光する第１のフォトレジスト層を形
成する工程と、マスクを用い第１の波長の光で前記第１
のフォトレジスト膜を露光したのち全面に第２の波長の
光で感光する第２のフォトレジスト膜を形成する工程と
、この第２のフォトレジスト膜上に現像液を塗布したの
ち第２の波長の光で全面を露光し第２及び第１のフォト
レジスト膜を同時に現像処理する工程とを含んで構成さ
れる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板１上に、例
えばｇ線に感光する第１のフォトレジスト膜２を均一に
塗布し、次に第１図（ｂ）に示すように、フォトレジス
ト膜２と異なる波長の光、例えば赤外線に感光する第２
のフォトレジスト膜３を薄く均一に塗布する。
えばｇ線に感光する第１のフォトレジスト膜２を均一に
塗布し、次に第１図（ｂ）に示すように、フォトレジス
ト膜２と異なる波長の光、例えば赤外線に感光する第２
のフォトレジスト膜３を薄く均一に塗布する。
次に、第１図（ｃ）に示すように、第１のフォトレジス
ト膜２が感光する波長（ｇ線）でフォトマスク４のパタ
ーンを転写し、その後第１図（ｄ）に示すように、現像
液５を半導体基板１上に盛った後、第２のフォトレジス
ト膜３が感光する波長の光で半導体基板上全面の露光を
行なう。
ト膜２が感光する波長（ｇ線）でフォトマスク４のパタ
ーンを転写し、その後第１図（ｄ）に示すように、現像
液５を半導体基板１上に盛った後、第２のフォトレジス
ト膜３が感光する波長の光で半導体基板上全面の露光を
行なう。
この全面露光により、上層のフォトレジストが半導体基
板上で同時に現像が始まり、更に下層の現像が行なわれ
、第１図（ｅ）に示すように、下層の第１のフォトレジ
スト膜２が現像液滴下時の現像液圧及び現像時間ばらつ
きの影響を受けることなく現像され、均一なパターン２
Ａを形成することができる。
板上で同時に現像が始まり、更に下層の現像が行なわれ
、第１図（ｅ）に示すように、下層の第１のフォトレジ
スト膜２が現像液滴下時の現像液圧及び現像時間ばらつ
きの影響を受けることなく現像され、均一なパターン２
Ａを形成することができる。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第２図（ａ）ゝに示すように、半導体基板１上に第
１の実施例と同様に第１のフォトレジスト膜２を形成し
たのち、第２図（ｂ）に示すように、フォトマスク４を
用いてパターンを転写する。
１の実施例と同様に第１のフォトレジスト膜２を形成し
たのち、第２図（ｂ）に示すように、フォトマスク４を
用いてパターンを転写する。
次に第２図（ｃ）、（ｄ）に示すように、全面に第２の
フォトレジスト膜３を均一に塗布したのち現像液５を盛
り、次で全面の露光を行う、この露光により第２図（ｅ
）に示すように、均一なパターン２Ａが形成できる。
フォトレジスト膜３を均一に塗布したのち現像液５を盛
り、次で全面の露光を行う、この露光により第２図（ｅ
）に示すように、均一なパターン２Ａが形成できる。
この実施例では下層の第１のフォトレジスト膜のパター
ン転写後に上層の第２のフォトレジスト膜を塗布してお
り、パターン転写の際に上層の第２のフォトレジスト膜
の影響で、下層の第１のフォトレジスト族の解像度が低
下するのを防止できる利点がある。
ン転写後に上層の第２のフォトレジスト膜を塗布してお
り、パターン転写の際に上層の第２のフォトレジスト膜
の影響で、下層の第１のフォトレジスト族の解像度が低
下するのを防止できる利点がある。
以上説明したように本発明は、フォトレジスト層を感光
波長の異なる２層のフォトレジスト膜で構成することに
より、パターニングされる下層のフォトレジストに現像
液が接触せずに現像液を半導体基板上に盛ることが可能
である為、現像液滴下時に生じるパターニング寸法のば
らつきを皆無にできる効果がある。従って、パターン寸
法ばらつきによって生じる半導体装置の電気的な特性不
良を防止できる効果がある。
波長の異なる２層のフォトレジスト膜で構成することに
より、パターニングされる下層のフォトレジストに現像
液が接触せずに現像液を半導体基板上に盛ることが可能
である為、現像液滴下時に生じるパターニング寸法のば
らつきを皆無にできる効果がある。従って、パターン寸
法ばらつきによって生じる半導体装置の電気的な特性不
良を防止できる効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１のフォトレジスト膜
、３・・・第２のフォトレジスト膜、４・・・フォトマ
スク、５・・・現像液。 代理人 弁理士 内 原 晋 第１図
明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１のフォトレジスト膜
、３・・・第２のフォトレジスト膜、４・・・フォトマ
スク、５・・・現像液。 代理人 弁理士 内 原 晋 第１図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１の波長の光で感光する第１のフ
ォトレジスト膜と第２の波長の光で感光する第２のフォ
トレジスト膜とを順次形成する工程と、マスクを用い第
１の波長の光により前記第１のフォトレジスト膜を露光
したのち全面に現像液を塗布する工程と、この現像液を
介して第２の波長の光で全面を露光したのち前記第２及
び第１のフォトレジスト膜を同時に現像処理する工程と
を含むことを特徴とする半導体装置の製造方法。 ２、半導体基板上に第１の波長の光で感光する第１のフ
ォトレジスト膜を形成する工程と、マスクを用い第１の
波長の光で前記第１のフォトレジスト膜を露光したのち
全面に第２の波長の光で感光する第２のフォトレジスト
膜を形成する工程と、この第２のフォトレジスト膜上に
現像液を塗布したのち第２の波長の光で全面を露光し第
２及び第１のフォトレジスト膜を同時に現像処理する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30968390A JPH04180615A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30968390A JPH04180615A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180615A true JPH04180615A (ja) | 1992-06-26 |
Family
ID=17996023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30968390A Pending JPH04180615A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180615A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272519B1 (ko) * | 1997-12-29 | 2000-12-01 | 김영환 | 반도체소자의 패터닝방법 |
| JP2012208350A (ja) * | 2011-03-30 | 2012-10-25 | Lapis Semiconductor Co Ltd | レジストパターンの形成方法、立体構造の製造方法、及び半導体装置の製造方法 |
-
1990
- 1990-11-15 JP JP30968390A patent/JPH04180615A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272519B1 (ko) * | 1997-12-29 | 2000-12-01 | 김영환 | 반도체소자의 패터닝방법 |
| JP2012208350A (ja) * | 2011-03-30 | 2012-10-25 | Lapis Semiconductor Co Ltd | レジストパターンの形成方法、立体構造の製造方法、及び半導体装置の製造方法 |
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