JPH04179233A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH04179233A JPH04179233A JP30790390A JP30790390A JPH04179233A JP H04179233 A JPH04179233 A JP H04179233A JP 30790390 A JP30790390 A JP 30790390A JP 30790390 A JP30790390 A JP 30790390A JP H04179233 A JPH04179233 A JP H04179233A
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- electromagnetic noise
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- 230000007257 malfunction Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 3
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、外部へ電磁波ノイズを放出するか又は外部
からの電磁波ノイズで誤動作するおそれのある回路を有
する型の集積回路装置に関するものである。
からの電磁波ノイズで誤動作するおそれのある回路を有
する型の集積回路装置に関するものである。
[発明の概要]
この発明は、上記した型の集積回路装置において、多層
配線のうち最上層より下層の配線を電磁波ノイズ放出回
路等の配線として使用すると共に最上層の配線と層レベ
ルを同じくして電磁シールド用の導電層を形成し、この
導電層をいずれかのNm端子に接続したことにより簡単
な構成でTL電磁波ノイズ出入りを抑制するようにした
ものである。
配線のうち最上層より下層の配線を電磁波ノイズ放出回
路等の配線として使用すると共に最上層の配線と層レベ
ルを同じくして電磁シールド用の導電層を形成し、この
導電層をいずれかのNm端子に接続したことにより簡単
な構成でTL電磁波ノイズ出入りを抑制するようにした
ものである。
[従来の技術]
近年、トランジスタ等の回路素子の微小化に伴い、数M
Hz〜数百MHzの高周波で動作する回路を含む集積回
路装置が増えている。また、高機能化に伴い、ノイズに
敏感なアナログ回路等を含む集積回路装置も増えている
。
Hz〜数百MHzの高周波で動作する回路を含む集積回
路装置が増えている。また、高機能化に伴い、ノイズに
敏感なアナログ回路等を含む集積回路装置も増えている
。
従来、この種の集積回路装置では、パッケージ内部で電
磁波ノイズに対するシールド対策が施されていなかった
。
磁波ノイズに対するシールド対策が施されていなかった
。
[発明が解決しようとする課題]
上記した高周波回路を含む集積回路装置は、動作中に電
磁波ノイズを外部に放出することが多い。そして、この
ような集積回路装置の近くに、上記したアナログ回路等
を含む集積回路装置が存在すると、N、磁波ノイズがア
ナログ回路等の信号に混入して特性を悪化させたり、誤
動作を生しさせたりしていた。
磁波ノイズを外部に放出することが多い。そして、この
ような集積回路装置の近くに、上記したアナログ回路等
を含む集積回路装置が存在すると、N、磁波ノイズがア
ナログ回路等の信号に混入して特性を悪化させたり、誤
動作を生しさせたりしていた。
そこで、パッケージの内部又は外部に電磁シールド手段
を設けることが考えられるか、このようにすると構成が
複雑化し、コスト上昇を招く不都合がある。
を設けることが考えられるか、このようにすると構成が
複雑化し、コスト上昇を招く不都合がある。
この発明の目的は、コストをさほど上昇させることなく
電磁波ノイズの出入りを抑制した新規な集積回路装置を
提供することにある。
電磁波ノイズの出入りを抑制した新規な集積回路装置を
提供することにある。
[課題を解決するための手段]
この発明は、外部へ電磁波ノイズを放出するか又は外部
からの電磁波ノイズで誤動作する可能性の高い第1の回
路とこのような可能性の低い第2の回路とを半導体基板
等の基板に集積回路として形成した集積回路装置におい
て、前記集積回路の配線を多層配線として形成し、この
多層配線のうち最上層の配線を前記第2の回路の配線と
して用いると共に該最上層より下層の配線を前記第1の
回路の配線として用い、前記最上層の配線と層レベルを
同じくして電磁シールド用の導電層を形成し、この導電
層を一対の電源端子のうちいずれか一方に接続したこと
を特徴とするものである。
からの電磁波ノイズで誤動作する可能性の高い第1の回
路とこのような可能性の低い第2の回路とを半導体基板
等の基板に集積回路として形成した集積回路装置におい
て、前記集積回路の配線を多層配線として形成し、この
多層配線のうち最上層の配線を前記第2の回路の配線と
して用いると共に該最上層より下層の配線を前記第1の
回路の配線として用い、前記最上層の配線と層レベルを
同じくして電磁シールド用の導電層を形成し、この導電
層を一対の電源端子のうちいずれか一方に接続したこと
を特徴とするものである。
[作用]
この発明の構成によれば、第1の回路の配線として最上
層より下層の配線を用いると共に最上層の配線と層レベ
ルを同しくして電磁シールド用の導電層を形成したので
、下層配線から放出される電磁波ノイズ又は下層配線へ
入射する電磁波ノイズは導電層によりシールドされ、電
磁波ノイズの出入りは大幅に抑制される。
層より下層の配線を用いると共に最上層の配線と層レベ
ルを同しくして電磁シールド用の導電層を形成したので
、下層配線から放出される電磁波ノイズ又は下層配線へ
入射する電磁波ノイズは導電層によりシールドされ、電
磁波ノイズの出入りは大幅に抑制される。
また、最上層の配線と電磁シールド用の導電層とは層レ
ベルを同一とした平面的で簡単な配置であり、金属被着
、バターニング等の処理工程を共通にして容易に製造可
能であるから、コストはさほど上昇しない。
ベルを同一とした平面的で簡単な配置であり、金属被着
、バターニング等の処理工程を共通にして容易に製造可
能であるから、コストはさほど上昇しない。
[実施例]
第1図は、この発明の一実施例による集積回路装置の基
板上面を示すもので、第1図のIf −II線断面及び
III −III線断面はそれぞれ第2図及び第3図に
示されている。
板上面を示すもので、第1図のIf −II線断面及び
III −III線断面はそれぞれ第2図及び第3図に
示されている。
第1図乃至第3図において、10は例えばP型シリコン
からなる半導体基板、11は基板10上に形成されたシ
リコンオキサイド等の第1の絶縁膜、12A〜12Gは
絶縁膜ll上に形成された1層目の配線、13は絶縁膜
11上に1層目配線12A〜12Gを覆って形成された
PSG (リンケイ酸ガラス)等の第2の絶縁膜、14
A−14Gは絶縁膜13上に形成された2層目の配線、
16は2層目配線14A〜14Gと層レベルを同じくし
て絶縁膜13上に形成された電磁シールド用の導電層、
17は絶縁膜13上に2層目配線14A〜14G及び導
電層16を覆って形成されたシリコンナイトライド等の
第3の絶縁膜、18A〜18Fは基板10の上面で端縁
近傍に形成された端子としてのポンディングパッドであ
る。
からなる半導体基板、11は基板10上に形成されたシ
リコンオキサイド等の第1の絶縁膜、12A〜12Gは
絶縁膜ll上に形成された1層目の配線、13は絶縁膜
11上に1層目配線12A〜12Gを覆って形成された
PSG (リンケイ酸ガラス)等の第2の絶縁膜、14
A−14Gは絶縁膜13上に形成された2層目の配線、
16は2層目配線14A〜14Gと層レベルを同じくし
て絶縁膜13上に形成された電磁シールド用の導電層、
17は絶縁膜13上に2層目配線14A〜14G及び導
電層16を覆って形成されたシリコンナイトライド等の
第3の絶縁膜、18A〜18Fは基板10の上面で端縁
近傍に形成された端子としてのポンディングパッドであ
る。
基板10には、外部へ電磁波ノイズを放出する可能性の
高い第1の回路(例えば高周波回路)とこのような可能
性の低い第2の回路(例えば低周波回路)とが集積回路
として形成されている。他の例として、第1の回路は、
外部からの電磁波ノイズで誤動作する可能性の高い回路
(例えばアナログ回路)とし、第2の回路は、このよう
な可能性の低い回路(例えばディジタル回路)としても
よい。
高い第1の回路(例えば高周波回路)とこのような可能
性の低い第2の回路(例えば低周波回路)とが集積回路
として形成されている。他の例として、第1の回路は、
外部からの電磁波ノイズで誤動作する可能性の高い回路
(例えばアナログ回路)とし、第2の回路は、このよう
な可能性の低い回路(例えばディジタル回路)としても
よい。
この実施例では、−例として2層からなる多層配線構造
を採用しているが、1層目及び2層目の配線を次のよう
に使い分けるのが好ましい。すなわち、第1の回路の配
線としては、できるだけ12C,12D等の1層目配線
を使用し、第2の回路の配線としては、できるだけ14
C,140,14F等の2層目配線を使用する。このよ
うにすると、電磁波ノイズを放出するか又は嫌う12C
,12D等の第1の回路の配線は電磁シールド用の導電
層16て十分に覆われるようになり、電磁波ノイズの出
入りを効果的に抑制することかできる。
を採用しているが、1層目及び2層目の配線を次のよう
に使い分けるのが好ましい。すなわち、第1の回路の配
線としては、できるだけ12C,12D等の1層目配線
を使用し、第2の回路の配線としては、できるだけ14
C,140,14F等の2層目配線を使用する。このよ
うにすると、電磁波ノイズを放出するか又は嫌う12C
,12D等の第1の回路の配線は電磁シールド用の導電
層16て十分に覆われるようになり、電磁波ノイズの出
入りを効果的に抑制することかできる。
第1図及び′f32図には、交差配線の一例か示されて
いる。すなわち、1層目配線12E及び12Fは、2層
目配線14Fで相互接続されると共に、2層目配線i4
Fの下方には1層目配線12Dか延長して形成されてい
る。このような交差配線を採用すると、1層目及び2層
目の配線の使い分けが容易となり、第1の回路の大部分
の配線を1層目配線とし、て形成すると共に第2回路の
大部分の配線を2層目配線として形成することかでき、
配線の自由度も向−Fする。
いる。すなわち、1層目配線12E及び12Fは、2層
目配線14Fで相互接続されると共に、2層目配線i4
Fの下方には1層目配線12Dか延長して形成されてい
る。このような交差配線を採用すると、1層目及び2層
目の配線の使い分けが容易となり、第1の回路の大部分
の配線を1層目配線とし、て形成すると共に第2回路の
大部分の配線を2層目配線として形成することかでき、
配線の自由度も向−Fする。
電磁シールド用の導電層16は、第1図及び第3図に示
すように接地用電源端子であるバラF18Fに接続され
る。第3図において、1層目配線12Gは、絶縁膜II
に設けたコンタクト孔を介して例えはI4型領域10A
にオーミック接触しており、導電Jd16は、絶縁膜1
3に設けたコンタクト孔を介して1層目配線12Gに接
続されている。また、導電層16の一部分は、基板10
の端縁近傍まで延長して形成されており、この延長部分
には絶縁膜17に設けたコンタク]・孔を介してバラF
18Fか設けられている。なお、導電層16は、非接地
用電源端子であるパラ1〜18Dに接続することて一定
電位が与えられるようにしてもよい。
すように接地用電源端子であるバラF18Fに接続され
る。第3図において、1層目配線12Gは、絶縁膜II
に設けたコンタクト孔を介して例えはI4型領域10A
にオーミック接触しており、導電Jd16は、絶縁膜1
3に設けたコンタクト孔を介して1層目配線12Gに接
続されている。また、導電層16の一部分は、基板10
の端縁近傍まで延長して形成されており、この延長部分
には絶縁膜17に設けたコンタク]・孔を介してバラF
18Fか設けられている。なお、導電層16は、非接地
用電源端子であるパラ1〜18Dに接続することて一定
電位が与えられるようにしてもよい。
4電層16は、第1図にハツチングを施して平面パター
ンを示すように2層目配線+4A〜14Gかられずかに
離間して基板上面の大部分を覆うように形成されるもの
であるが、2層目配線と共通の工程で簡単に形成可能で
ある。例えば、Al1又はA℃金合金の配線材を絶縁膜
13上にスパッタ法等て被着して配線旧層を形成した後
、この配線材層を周知のホ]・リングラフィ技術により
バターニングすることにより第1図に示すようなパター
ンを有する導電層16及び2層目配線+4A〜14Gを
得る。
ンを示すように2層目配線+4A〜14Gかられずかに
離間して基板上面の大部分を覆うように形成されるもの
であるが、2層目配線と共通の工程で簡単に形成可能で
ある。例えば、Al1又はA℃金合金の配線材を絶縁膜
13上にスパッタ法等て被着して配線旧層を形成した後
、この配線材層を周知のホ]・リングラフィ技術により
バターニングすることにより第1図に示すようなパター
ンを有する導電層16及び2層目配線+4A〜14Gを
得る。
通常、第1図に示した半導体基板10は、例えはセラミ
ック又はプラスチック等のパッケージに気密封止状態て
収容されてから実用に供される。
ック又はプラスチック等のパッケージに気密封止状態て
収容されてから実用に供される。
[発明の効果]
以十のように、この発明によれば、電磁波ノイズを放出
するか又は電磁波ノイズで誤動作するおそれのある回路
の配線として最上層より下層の配線を用いると共に最上
層の配線と層レベルを同しくして電磁シールド用の導電
層を形成し、この導TL層をいずれかの電諒端子に接続
したことにより少ないコスト−F昇で電61波ノイズの
出入りを抑制するようにしたので、電磁波ノイズ放出の
少ない集積回路装置又は電磁波ノイズの影響を受けにく
い集積回路装置を低価格て実現できる効果か得られるも
のである。
するか又は電磁波ノイズで誤動作するおそれのある回路
の配線として最上層より下層の配線を用いると共に最上
層の配線と層レベルを同しくして電磁シールド用の導電
層を形成し、この導TL層をいずれかの電諒端子に接続
したことにより少ないコスト−F昇で電61波ノイズの
出入りを抑制するようにしたので、電磁波ノイズ放出の
少ない集積回路装置又は電磁波ノイズの影響を受けにく
い集積回路装置を低価格て実現できる効果か得られるも
のである。
第1図は、この発明の一実施例による集積回路装置を示
す基板上面図、 第2図及び第3図は、それぞれ第1図のII −II線
及びIII−III線に沿う断面図である。 10・・・半導体基板、11.13.17・・・絶縁膜
、1.2A〜12G・・・1層目配線、14A〜14G
・・・2層目配線、16・・・シールド用導電層、+8
A〜18F・・・ポンディングバット。 代理人 弁理士 伊 沢 敏 昭
す基板上面図、 第2図及び第3図は、それぞれ第1図のII −II線
及びIII−III線に沿う断面図である。 10・・・半導体基板、11.13.17・・・絶縁膜
、1.2A〜12G・・・1層目配線、14A〜14G
・・・2層目配線、16・・・シールド用導電層、+8
A〜18F・・・ポンディングバット。 代理人 弁理士 伊 沢 敏 昭
Claims (1)
- 【特許請求の範囲】 外部へ電磁波ノイズを放出するか又は外部からの電磁
波ノイズで誤動作する可能性の高い第1の回路とこのよ
うな可能性の低い第2の回路とを基板に集積回路として
形成した集積回路装置において、 前記集積回路の配線を多層配線として形成し、この多層
配線のうち最上層の配線を前記第2の回路の配線として
用いると共に該最上層より下層の配線を前記第1の回路
の配線として用い、前記最上層の配線と層レベルを同じ
くして電磁シールド用の導電層を形成し、この導電層を
一対の電源端子のうちいずれか一方に接続したことを特
徴とする集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30790390A JPH04179233A (ja) | 1990-11-14 | 1990-11-14 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30790390A JPH04179233A (ja) | 1990-11-14 | 1990-11-14 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04179233A true JPH04179233A (ja) | 1992-06-25 |
Family
ID=17974563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30790390A Pending JPH04179233A (ja) | 1990-11-14 | 1990-11-14 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04179233A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021117627A1 (ja) * | 2019-12-10 | 2021-06-17 | ローム株式会社 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194639A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体装置 |
-
1990
- 1990-11-14 JP JP30790390A patent/JPH04179233A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194639A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021117627A1 (ja) * | 2019-12-10 | 2021-06-17 | ローム株式会社 | 半導体装置 |
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