JPH04177932A - ディジタル同期網のデスタッフ回路 - Google Patents
ディジタル同期網のデスタッフ回路Info
- Publication number
- JPH04177932A JPH04177932A JP30398490A JP30398490A JPH04177932A JP H04177932 A JPH04177932 A JP H04177932A JP 30398490 A JP30398490 A JP 30398490A JP 30398490 A JP30398490 A JP 30398490A JP H04177932 A JPH04177932 A JP H04177932A
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- JP
- Japan
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- signal
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- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000004044 response Effects 0.000 claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000000605 extraction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000003028 Stuttering Diseases 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はディジタル同期網に関し、特に、受信側でスタ
ッフされた受信信号を元信号に復号するデスタッフ回路
に関する。
ッフされた受信信号を元信号に復号するデスタッフ回路
に関する。
ディジタル同期網は、第４図に示されるように、各局２
１．２２にマスタクロック発生器２３．２４が設置され
、各々の局内では各々のマスタクロックに同期している
。 従って、例えば、対向局２２より伝送路２７を通して送
られて来た受信信号は、マスククロック発生器２４から
発生されるマスタクロックに同期している。この受信信
号を自局２］では、自局内のマスタクロック発生器２３
から発生されるマスタクロックに入出力装置２５にて乗
せかえている。 この場合、マスタクロック発生器２３及び２４から発生
されるマスタクロック間に、わずかな周波数差異がある
ので、周知のスタッフ技法により周波数を合わせている
。受信信号を元信号に復元するために、メモリ回路と位
相同期ループ（以下、ＰＬＬと略する。）回路とより構
成されるデスタッフ回路が通常採用される。 第３図に従来のデスタッフ回路を示す。入力データ信号
１はメモリ回路６に供給される。メモリ回路６のメモリ
容量がＮビットであるとする。情報ビットの位置のみ示
す歯抜はクロック２はＮ分周回路７に供給される。Ｎ分
周回路７は歯抜はクロック２をＮ分周してＮ分周された
クロックを生成している。メモリ回路６の読出しクロッ
クは、電圧制御発振器１０により生成されたａカフロッ
ク４をＮ分周するＮ分周回路８により生成される。 位相比較器９が、Ｎ分周回路７から出力されるＮ分周さ
れたクロックとＮ分周回路８から出力されたＮ分周され
たクロックとを位相比較し、制御信号を電圧制御発振器
］０へ供給することにより、出力クロック４を歯抜はク
ロック２に同期させている。ここて、Ｎ分周回路７及び
８、位相比較器９、及び電圧制御発振器１０により、Ｐ
ＬＬ回路か構成される。
１．２２にマスタクロック発生器２３．２４が設置され
、各々の局内では各々のマスタクロックに同期している
。 従って、例えば、対向局２２より伝送路２７を通して送
られて来た受信信号は、マスククロック発生器２４から
発生されるマスタクロックに同期している。この受信信
号を自局２］では、自局内のマスタクロック発生器２３
から発生されるマスタクロックに入出力装置２５にて乗
せかえている。 この場合、マスタクロック発生器２３及び２４から発生
されるマスタクロック間に、わずかな周波数差異がある
ので、周知のスタッフ技法により周波数を合わせている
。受信信号を元信号に復元するために、メモリ回路と位
相同期ループ（以下、ＰＬＬと略する。）回路とより構
成されるデスタッフ回路が通常採用される。 第３図に従来のデスタッフ回路を示す。入力データ信号
１はメモリ回路６に供給される。メモリ回路６のメモリ
容量がＮビットであるとする。情報ビットの位置のみ示
す歯抜はクロック２はＮ分周回路７に供給される。Ｎ分
周回路７は歯抜はクロック２をＮ分周してＮ分周された
クロックを生成している。メモリ回路６の読出しクロッ
クは、電圧制御発振器１０により生成されたａカフロッ
ク４をＮ分周するＮ分周回路８により生成される。 位相比較器９が、Ｎ分周回路７から出力されるＮ分周さ
れたクロックとＮ分周回路８から出力されたＮ分周され
たクロックとを位相比較し、制御信号を電圧制御発振器
］０へ供給することにより、出力クロック４を歯抜はク
ロック２に同期させている。ここて、Ｎ分周回路７及び
８、位相比較器９、及び電圧制御発振器１０により、Ｐ
ＬＬ回路か構成される。
このような従来のデスタッフ回路では、わずかに違うマ
スタクロックの周波数によりクロックの乗せかえにより
生ずるスタッフ周期が長くなり、元信号に復号する際に
このスタッフによりジッタが出力に発生したり、位相比
較器で十分に低い低域通過濾波器により低周波のジッタ
（ワンダー）成分が出力される。このため、他の装置に
対してジッタを送信し、システム全体でジッタが相加さ
れて、通信に重大な影響を及ぼすという欠点がある。 本発明の目的は、マスタクロックのわずかな周波数差異
により生ずるスタッフビットが、元信号に復号する際に
、出カシツタとして発生するのを減少することができる
ディジタル同期網のデスタッフ回路を提供することにあ
る。
スタクロックの周波数によりクロックの乗せかえにより
生ずるスタッフ周期が長くなり、元信号に復号する際に
このスタッフによりジッタが出力に発生したり、位相比
較器で十分に低い低域通過濾波器により低周波のジッタ
（ワンダー）成分が出力される。このため、他の装置に
対してジッタを送信し、システム全体でジッタが相加さ
れて、通信に重大な影響を及ぼすという欠点がある。 本発明の目的は、マスタクロックのわずかな周波数差異
により生ずるスタッフビットが、元信号に復号する際に
、出カシツタとして発生するのを減少することができる
ディジタル同期網のデスタッフ回路を提供することにあ
る。
本発明によるディジタル同期網のデスタッフ回路は、マ
スタクロックで同期しているディジタル同期網における
、複数ビットからなるスタッフ信号が元信号に挿入され
た受信信号を入力データ信号として受け、前記入力デー
タ信号をメモリ回路に一旦記憶し、位相同期ループ回路
から発生された出力クロックに応答して前記メモリ回路
から出力データ信号を読出して、前記元信号を前記出力
データ信号として復号するデスタッフ回路に於て、前記
スタッフ信号を検出してスタッフ検出信号を出力するス
タッフ検出手段と、前記スタッフ検出信号に応答してス
タッフ周期間隔を表すスタッフ周期間隔検出信号を出力
するスタッフ周期間隔検出手段と、前記マスタクロック
を受け、前記スタッフ周期間隔検出信号に応答して、歯
抜は位置が均等になるように前記スタッフ信号を構成す
る複数ビットを前記スタッフ周期間隔毎に１ビットずつ
分散させた歯抜はクロック信号を生成する歯抜はクロッ
ク生成回路とを有し、前記歯抜はクロック信号を前記位
相同期ループ回路へ供給することを特徴とする。
スタクロックで同期しているディジタル同期網における
、複数ビットからなるスタッフ信号が元信号に挿入され
た受信信号を入力データ信号として受け、前記入力デー
タ信号をメモリ回路に一旦記憶し、位相同期ループ回路
から発生された出力クロックに応答して前記メモリ回路
から出力データ信号を読出して、前記元信号を前記出力
データ信号として復号するデスタッフ回路に於て、前記
スタッフ信号を検出してスタッフ検出信号を出力するス
タッフ検出手段と、前記スタッフ検出信号に応答してス
タッフ周期間隔を表すスタッフ周期間隔検出信号を出力
するスタッフ周期間隔検出手段と、前記マスタクロック
を受け、前記スタッフ周期間隔検出信号に応答して、歯
抜は位置が均等になるように前記スタッフ信号を構成す
る複数ビットを前記スタッフ周期間隔毎に１ビットずつ
分散させた歯抜はクロック信号を生成する歯抜はクロッ
ク生成回路とを有し、前記歯抜はクロック信号を前記位
相同期ループ回路へ供給することを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。 第２図は本発明の一実施例によるデスタッフ回路で使用
されるフレーム構成を示す。１フレームは８１０バイト
で構成され、この中の１バイトがスタッフ信号に用いら
れる。ここで、スタッフ信号は、例えば、３０フレーム
に１回の割合で挿入される。本発明では、スタッフ信号
を検出すると、スタッフ周期を検出し、８ビットをこの
フレーム周期で均等になるように、平準化してデスタッ
フを行う。 第１図は本発明の一実施例によるデスタッフ回路を示す
ブロック図である。 伝送路２７（第４図）からの受信信号は、入力データ信
号としてメモリ回路６に供給される。このとき用いられ
る書込みタロツク信号は、入力出抜はクロック２が供給
されるＮ分周回路７によって生成される。ここで、入力
出抜はクロック２は、第２図の先頭に示された１フレー
ム（８１０バイト）から斜線で示された１バイトのスタ
ッフバイトが抜けたような、クロックである。 メモリ回路６からの出力データ信号３の読み出しは、電
圧制御発振器１０より発生される出力クロック４とＮ分
周回路８により生成されたＮ分周されたクロックとによ
り行われる。 出力クロック４の周波数の制御は次のように行われる。 スタッフ信号は図示しないスタッフ検出回路で検出され
、スタッフ検出回路はスタッフ検出信号を出力する。こ
のスタッフ検出信号１３が供給されるスタッフ周期間隔
検出回路１２は、スタッフ検出信号１３に基づいてスタ
ッフ周期を表すスタッフ周期間隔検出信号を出力する。 本実施例では、スタッフ周期はフレーム周期に等しい。 スタッフ周期間隔検出信号は、歯抜はクロック生成回路
１１に供給される。歯抜はクロック生成回路１１にはマ
スタクロック発生器（第４図の２３又は２４）から発生
されたマスタクロックが供給される。 歯抜はクロック生成回路１１は、マスタクロックとスタ
ッフ周期間隔検出信号とに基づいて、歯抜ける位置が均
等になるように作った歯抜はクロック信号を生成する。 ここで、歯抜はクロック信号は、第２図の矢印の下に示
される８フレームの各々からスタッフビットが抜けたよ
うな信号である。歯抜はクロック信号はＮ分周回路１４
に供給され、Ｎ分周回路１４は歯抜はクロック信号をＮ
分周し、Ｎ分周された信号を出力する。 位相比較器９には、Ｎ分周回路１４からのＮ分周された
信号とＮ分周回路８からのＮ分周された信号とが供給さ
れる。位相比較器９はこれらＮ分周された信号を比較し
て制御信号を電圧制御発振器１０へ供給する。 従って、電圧制御発振器１０に供給される制御信号の変
化が少なくなり、出力クロック４にジッタが減少する。
。 第２図は本発明の一実施例によるデスタッフ回路で使用
されるフレーム構成を示す。１フレームは８１０バイト
で構成され、この中の１バイトがスタッフ信号に用いら
れる。ここで、スタッフ信号は、例えば、３０フレーム
に１回の割合で挿入される。本発明では、スタッフ信号
を検出すると、スタッフ周期を検出し、８ビットをこの
フレーム周期で均等になるように、平準化してデスタッ
フを行う。 第１図は本発明の一実施例によるデスタッフ回路を示す
ブロック図である。 伝送路２７（第４図）からの受信信号は、入力データ信
号としてメモリ回路６に供給される。このとき用いられ
る書込みタロツク信号は、入力出抜はクロック２が供給
されるＮ分周回路７によって生成される。ここで、入力
出抜はクロック２は、第２図の先頭に示された１フレー
ム（８１０バイト）から斜線で示された１バイトのスタ
ッフバイトが抜けたような、クロックである。 メモリ回路６からの出力データ信号３の読み出しは、電
圧制御発振器１０より発生される出力クロック４とＮ分
周回路８により生成されたＮ分周されたクロックとによ
り行われる。 出力クロック４の周波数の制御は次のように行われる。 スタッフ信号は図示しないスタッフ検出回路で検出され
、スタッフ検出回路はスタッフ検出信号を出力する。こ
のスタッフ検出信号１３が供給されるスタッフ周期間隔
検出回路１２は、スタッフ検出信号１３に基づいてスタ
ッフ周期を表すスタッフ周期間隔検出信号を出力する。 本実施例では、スタッフ周期はフレーム周期に等しい。 スタッフ周期間隔検出信号は、歯抜はクロック生成回路
１１に供給される。歯抜はクロック生成回路１１にはマ
スタクロック発生器（第４図の２３又は２４）から発生
されたマスタクロックが供給される。 歯抜はクロック生成回路１１は、マスタクロックとスタ
ッフ周期間隔検出信号とに基づいて、歯抜ける位置が均
等になるように作った歯抜はクロック信号を生成する。 ここで、歯抜はクロック信号は、第２図の矢印の下に示
される８フレームの各々からスタッフビットが抜けたよ
うな信号である。歯抜はクロック信号はＮ分周回路１４
に供給され、Ｎ分周回路１４は歯抜はクロック信号をＮ
分周し、Ｎ分周された信号を出力する。 位相比較器９には、Ｎ分周回路１４からのＮ分周された
信号とＮ分周回路８からのＮ分周された信号とが供給さ
れる。位相比較器９はこれらＮ分周された信号を比較し
て制御信号を電圧制御発振器１０へ供給する。 従って、電圧制御発振器１０に供給される制御信号の変
化が少なくなり、出力クロック４にジッタが減少する。
以上説明したように、本発明は、デスタッフビットの歯
抜は位置を均等に分散し、平準化することにより、出カ
シツタ（ワンプ）を減少させることができるという効果
がある。
抜は位置を均等に分散し、平準化することにより、出カ
シツタ（ワンプ）を減少させることができるという効果
がある。
第１図は本発明の一実施例によるデスタッフ回路を示す
ブロック図、第２図は本発明で使用されるフレーム構成
を示す図、第３図は従来のデスタッフ回路を示すブロッ
ク図、第４図は本発明が適用されるディジタル同期網を
示すブロック図である。 １・・・入力データ信号、２・・・入力出抜はクロック
、３・・・出力データ信号、４・・・出力クロック、５
・・・マスタクロック、６・・・メモリ回路、７・・・
Ｎ分周回路、８・・・Ｎ分周回路、９・・・位相比較器
、１ｏ・・・電圧制御発振器、１１・・・歯抜はクロッ
ク生成回路、１２・・・スタッフ周期間隔検出回路、１
３・・・スタッフ検出信号、１４・・・Ｎ分周回路。
ブロック図、第２図は本発明で使用されるフレーム構成
を示す図、第３図は従来のデスタッフ回路を示すブロッ
ク図、第４図は本発明が適用されるディジタル同期網を
示すブロック図である。 １・・・入力データ信号、２・・・入力出抜はクロック
、３・・・出力データ信号、４・・・出力クロック、５
・・・マスタクロック、６・・・メモリ回路、７・・・
Ｎ分周回路、８・・・Ｎ分周回路、９・・・位相比較器
、１ｏ・・・電圧制御発振器、１１・・・歯抜はクロッ
ク生成回路、１２・・・スタッフ周期間隔検出回路、１
３・・・スタッフ検出信号、１４・・・Ｎ分周回路。
Claims (1)
- 【特許請求の範囲】 １、マスタクロックで同期しているディジタル同期網に
おける、複数ビットからなるスタッフ信号が元信号に挿
入された受信信号を入力データ信号として受け、前記入
力データ信号をメモリ回路に一旦記憶し、位相同期ルー
プ回路から発生された出力クロックに応答して前記メモ
リ回路から出力データ信号を読出して、前記元信号を前
記出力データ信号として復号するデスタッフ回路に於て
、前記スタッフ信号を検出してスタッフ検出信号を出力
するスタッフ検出手段と、 前記スタッフ検出信号に応答してスタッフ周期間隔を表
すスタッフ周期間隔検出信号を出力するスタッフ周期間
隔検出手段と、 前記マスタクロックを受け、前記スタッフ周期間隔検出
信号に応答して、歯抜け位置が均等になるように前記ス
タッフ信号を構成する複数ビットを前記スタッフ周期間
隔毎に１ビットずつ分散させた歯抜けクロック信号を生
成する歯抜けクロック生成回路とを有し、 前記歯抜けクロック信号を前記位相同期ループ回路へ供
給することを特徴とするディジタル同期網のデスタッフ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303984A JP2630057B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル同期網のデスタッフ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303984A JP2630057B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル同期網のデスタッフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177932A true JPH04177932A (ja) | 1992-06-25 |
| JP2630057B2 JP2630057B2 (ja) | 1997-07-16 |
Family
ID=17927643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303984A Expired - Lifetime JP2630057B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル同期網のデスタッフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630057B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154357A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | Ｓｏｎｅｔ／ｓｄｈフレーム変換方法および回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188127A (ja) * | 1988-01-22 | 1989-07-27 | Nippon Telegr & Teleph Corp <Ntt> | デスタッフ方式 |
| JPH0227828A (ja) * | 1988-07-18 | 1990-01-30 | Hitachi Ltd | デスタッフ回路 |
| JPH03173233A (ja) * | 1989-12-01 | 1991-07-26 | Fujitsu Ltd | ジッタ低減方式 |
-
1990
- 1990-11-13 JP JP2303984A patent/JP2630057B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188127A (ja) * | 1988-01-22 | 1989-07-27 | Nippon Telegr & Teleph Corp <Ntt> | デスタッフ方式 |
| JPH0227828A (ja) * | 1988-07-18 | 1990-01-30 | Hitachi Ltd | デスタッフ回路 |
| JPH03173233A (ja) * | 1989-12-01 | 1991-07-26 | Fujitsu Ltd | ジッタ低減方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154357A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | Ｓｏｎｅｔ／ｓｄｈフレーム変換方法および回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630057B2 (ja) | 1997-07-16 |
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