JPH04177933A - デスタッフ回路 - Google Patents
デスタッフ回路Info
- Publication number
- JPH04177933A JPH04177933A JP30398590A JP30398590A JPH04177933A JP H04177933 A JPH04177933 A JP H04177933A JP 30398590 A JP30398590 A JP 30398590A JP 30398590 A JP30398590 A JP 30398590A JP H04177933 A JPH04177933 A JP H04177933A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock
- clock signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000000605 extraction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はディジタル通信方式に関し、特に、受信側でス
タッフされた受信信号を原信号に復号するデスタッフ回
路に関する。
タッフされた受信信号を原信号に復号するデスタッフ回
路に関する。
従来のデスタッフ回路では、入力データ信号の順序通り
に原信号に変換している。 第3図に従来のデスタッフ回路を示す。入力データ信号
1はメモリ回路6に供給される。メモリ回路6のメモリ
容量がNビットであるとする。情報ビットの位置のみ示
す歯抜はクロック2はN分周回路7に供給される。N分
周回路7は歯抜はクロック2をN分周してN分周された
クロックを生成している。メモリ回路6の読出しクロッ
クは、電圧制御発振器10により生成された出力クロッ
ク4をN分周するN分周回路8により生成される。 位相比較回路9が、N分周回路7から出力されるN分周
されたクロックとN分周回路8から出力されたN分周さ
れたクロックとを位相比較し、制御信号を電圧制御発振
器10へ供給することにより、出力クロック4を歯抜は
クロック2に同期させている。ここで、N分周回路7及
び8、位相比較回路9、及び電圧制御発振器10により
、位相同期ループ(P L L)回路が構成される。 第2図(a)を参照して、人力データ信号1は、1フレ
ームが720ビツトからなる信号で、1フレーム中に3
箇所、余剰ビット(OHビット)が挿入されている。
に原信号に変換している。 第3図に従来のデスタッフ回路を示す。入力データ信号
1はメモリ回路6に供給される。メモリ回路6のメモリ
容量がNビットであるとする。情報ビットの位置のみ示
す歯抜はクロック2はN分周回路7に供給される。N分
周回路7は歯抜はクロック2をN分周してN分周された
クロックを生成している。メモリ回路6の読出しクロッ
クは、電圧制御発振器10により生成された出力クロッ
ク4をN分周するN分周回路8により生成される。 位相比較回路9が、N分周回路7から出力されるN分周
されたクロックとN分周回路8から出力されたN分周さ
れたクロックとを位相比較し、制御信号を電圧制御発振
器10へ供給することにより、出力クロック4を歯抜は
クロック2に同期させている。ここで、N分周回路7及
び8、位相比較回路9、及び電圧制御発振器10により
、位相同期ループ(P L L)回路が構成される。 第2図(a)を参照して、人力データ信号1は、1フレ
ームが720ビツトからなる信号で、1フレーム中に3
箇所、余剰ビット(OHビット)が挿入されている。
このまま、情報ビットのみを抜き出すと、OHビットの
量が大き過ぎるため、位相比較回路9で十分に変動を押
さえることが出来ない。そのため、出力データ信号に出
カシツタが現れてしまう。 また、ジッタ量を抑圧するために、電圧制御発振器10
の手前に十分に低い低域濾波器を入れると、周波数引き
込み範囲が狭くなるという欠点がある。 本発明の目的は、出カシツタを低減し、がっ引き込み周
波数範囲が広いデスタッフ回路を提供することにある。
量が大き過ぎるため、位相比較回路9で十分に変動を押
さえることが出来ない。そのため、出力データ信号に出
カシツタが現れてしまう。 また、ジッタ量を抑圧するために、電圧制御発振器10
の手前に十分に低い低域濾波器を入れると、周波数引き
込み範囲が狭くなるという欠点がある。 本発明の目的は、出カシツタを低減し、がっ引き込み周
波数範囲が広いデスタッフ回路を提供することにある。
【課題を解決するための手段】
本発明によるデスタッフ回路は、1フレームにMビット
の余剰ビットか付加されたNビット(82M)の入力デ
ータ信号を受け、前記入力データ信号をメモリ回路に一
旦記憶し、位相同期ループ回路から発生された出力クロ
ックに応答して前記メモリ回路から出力データ信号を読
出して、前記入力データ信号から前記余剰ビットが抜き
取られた出力データ信号を得るデスタッフ回路であって
、前記余剰ビットが1フレームに均等になるような歯抜
はクロック信号を生成する歯抜はクロック生成回路を有
し、前記歯抜はクロック信号を前記位相同期ループ回路
へ供給することを特徴とする。
の余剰ビットか付加されたNビット(82M)の入力デ
ータ信号を受け、前記入力データ信号をメモリ回路に一
旦記憶し、位相同期ループ回路から発生された出力クロ
ックに応答して前記メモリ回路から出力データ信号を読
出して、前記入力データ信号から前記余剰ビットが抜き
取られた出力データ信号を得るデスタッフ回路であって
、前記余剰ビットが1フレームに均等になるような歯抜
はクロック信号を生成する歯抜はクロック生成回路を有
し、前記歯抜はクロック信号を前記位相同期ループ回路
へ供給することを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。 第1図は本発明の一実施例によるデスタッフ回路を示す
ブロック図である。 入力データ信号1はメモリ回路6に供給される。 このとき用いられる書込みクロック信号は、入力歯数は
クロック2が供給されるN分周回路7によって生成され
る。ここで、入力歯数はクロック2は、第2図(a)に
示された1フレーム(720ビツト)からOHビットが
抜けたような、クロックである。 メモリ回路6からの出力データ信号3の読み出しは、電
圧制御発振器10より発生される出力クロック4とN分
周回路8により生成されたN分周されたクロックとによ
り行われる。 電圧制御発振器10の制御は次のように行われる。 クロック信号5が、歯抜はクロック生成回路11に供給
される。歯抜はクロック生成回路11は、歯抜けの位置
が均等になるように作った歯抜はクロック信号を生成す
る。ここで、歯抜はクロック信号は、j@2図(b)に
示されるように、分散されたOHビットが抜けたような
信号である。歯抜はクロック信号はN分周回路12に供
給され、N分周回路12は歯抜はクロック信号をN分周
し、N分周された信号を出力する。 位相比較回路9には、N分周回路12からのN分周され
た信号とN分周回路8からのN分周された信号とが供給
される。位相比較回路9はこれらN分周された信号を比
較して制御信号を電圧制御発振器10へ供給する。 即ち、クロック信号5からOHビットを均等化して入力
歯数はクロック2とは別に生成した歯抜はクロック信号
を用いる。 入力データ信号1としては第2図(a)に示すような信
号が入る。このとき、最長51ビット分の歯抜けがある
ので、人力歯数はクロック2を用いて位相比較回路9で
位相比較を行うと、電圧制御発振器10の制御にむらが
出来るため出力にジッタが生じる。 本実施例では、第2図(b)に示すように、OHビット
を均等化することにより、電圧制御発振器10の制御が
一定となり、出カシツタを低減することが出来る。 また、電圧制御発振器10の手前に十分に低い低域濾波
器を入れる必要がないので、周波数引き込み範囲も広い
。
。 第1図は本発明の一実施例によるデスタッフ回路を示す
ブロック図である。 入力データ信号1はメモリ回路6に供給される。 このとき用いられる書込みクロック信号は、入力歯数は
クロック2が供給されるN分周回路7によって生成され
る。ここで、入力歯数はクロック2は、第2図(a)に
示された1フレーム(720ビツト)からOHビットが
抜けたような、クロックである。 メモリ回路6からの出力データ信号3の読み出しは、電
圧制御発振器10より発生される出力クロック4とN分
周回路8により生成されたN分周されたクロックとによ
り行われる。 電圧制御発振器10の制御は次のように行われる。 クロック信号5が、歯抜はクロック生成回路11に供給
される。歯抜はクロック生成回路11は、歯抜けの位置
が均等になるように作った歯抜はクロック信号を生成す
る。ここで、歯抜はクロック信号は、j@2図(b)に
示されるように、分散されたOHビットが抜けたような
信号である。歯抜はクロック信号はN分周回路12に供
給され、N分周回路12は歯抜はクロック信号をN分周
し、N分周された信号を出力する。 位相比較回路9には、N分周回路12からのN分周され
た信号とN分周回路8からのN分周された信号とが供給
される。位相比較回路9はこれらN分周された信号を比
較して制御信号を電圧制御発振器10へ供給する。 即ち、クロック信号5からOHビットを均等化して入力
歯数はクロック2とは別に生成した歯抜はクロック信号
を用いる。 入力データ信号1としては第2図(a)に示すような信
号が入る。このとき、最長51ビット分の歯抜けがある
ので、人力歯数はクロック2を用いて位相比較回路9で
位相比較を行うと、電圧制御発振器10の制御にむらが
出来るため出力にジッタが生じる。 本実施例では、第2図(b)に示すように、OHビット
を均等化することにより、電圧制御発振器10の制御が
一定となり、出カシツタを低減することが出来る。 また、電圧制御発振器10の手前に十分に低い低域濾波
器を入れる必要がないので、周波数引き込み範囲も広い
。
以上説明したように、本発明は、メモリ回路に供給され
る入力間抜はクロックとは別に、余剰ビットを均等に平
準化した歯抜はクロック信号を生成し、この歯抜はクロ
ック信号をPLL回路へ供給しているので、出カシツタ
を減少させることができ、かつ周波数引き込み範囲も広
いという効果がある。
る入力間抜はクロックとは別に、余剰ビットを均等に平
準化した歯抜はクロック信号を生成し、この歯抜はクロ
ック信号をPLL回路へ供給しているので、出カシツタ
を減少させることができ、かつ周波数引き込み範囲も広
いという効果がある。
第1図は本発明の一実施例によるデスタッフ回路を示す
ブロック図、第2図は本発明で使用されるフレーム構成
と歯抜はクロック生成回路の動作を説明するための図、
第3図は従来のデスタッフ回路を示すブロック図である
。 1・・・入力データ信号、2・・・入力間抜はクロック
、3・・・出力データ信号、4・・出力クロック、5・
・・クロック信号、6・・・メモリ回路、7・・・N分
周回路、8・・・N分周回路、9・・・位相比較回路、
1o・・・電圧制御発振器、11・・・歯抜はタロツク
生成回路、12・・・N分周回路。
ブロック図、第2図は本発明で使用されるフレーム構成
と歯抜はクロック生成回路の動作を説明するための図、
第3図は従来のデスタッフ回路を示すブロック図である
。 1・・・入力データ信号、2・・・入力間抜はクロック
、3・・・出力データ信号、4・・出力クロック、5・
・・クロック信号、6・・・メモリ回路、7・・・N分
周回路、8・・・N分周回路、9・・・位相比較回路、
1o・・・電圧制御発振器、11・・・歯抜はタロツク
生成回路、12・・・N分周回路。
Claims (1)
- 【特許請求の範囲】 1、1フレームにMビットの余剰ビットが付加されたN
ビット(N≧M)の入力データ信号を受け、前記入力デ
ータ信号をメモリ回路に一旦記憶し、位相同期ループ回
路から発生された出力クロックに応答して前記メモリ回
路から出力データ信号を読出して、前記入力データ信号
から前記余剰ビットが抜き取られた出力データ信号を得
るデスタッフ回路に於て、 前記余剰ビットが1フレームに均等になるような歯抜け
クロック信号を生成する歯抜けクロック生成回路を有し
、 前記歯抜けクロック信号を前記位相同期ループ回路へ供
給することを特徴とするデスタッフ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2303985A JP2630058B2 (ja) | 1990-11-13 | 1990-11-13 | デスタッフ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2303985A JP2630058B2 (ja) | 1990-11-13 | 1990-11-13 | デスタッフ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04177933A true JPH04177933A (ja) | 1992-06-25 |
JP2630058B2 JP2630058B2 (ja) | 1997-07-16 |
Family
ID=17927655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2303985A Expired - Lifetime JP2630058B2 (ja) | 1990-11-13 | 1990-11-13 | デスタッフ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2630058B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07154357A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | Sonet/sdhフレーム変換方法および回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4927033B2 (ja) | 2008-05-30 | 2012-05-09 | Nttエレクトロニクス株式会社 | クロック再生用信号生成方法及びクロック再生回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01188127A (ja) * | 1988-01-22 | 1989-07-27 | Nippon Telegr & Teleph Corp <Ntt> | デスタッフ方式 |
JPH0227828A (ja) * | 1988-07-18 | 1990-01-30 | Hitachi Ltd | デスタッフ回路 |
JPH03173233A (ja) * | 1989-12-01 | 1991-07-26 | Fujitsu Ltd | ジッタ低減方式 |
-
1990
- 1990-11-13 JP JP2303985A patent/JP2630058B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01188127A (ja) * | 1988-01-22 | 1989-07-27 | Nippon Telegr & Teleph Corp <Ntt> | デスタッフ方式 |
JPH0227828A (ja) * | 1988-07-18 | 1990-01-30 | Hitachi Ltd | デスタッフ回路 |
JPH03173233A (ja) * | 1989-12-01 | 1991-07-26 | Fujitsu Ltd | ジッタ低減方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07154357A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | Sonet/sdhフレーム変換方法および回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2630058B2 (ja) | 1997-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2593598B2 (ja) | デジタル位相ロックトループ | |
US8441291B2 (en) | PLL using interpolative divider as digitally controlled oscillator | |
US5708687A (en) | Synchronized clock using a non-pullable reference oscillator | |
US4577163A (en) | Digital phase locked loop | |
JP2777929B2 (ja) | 非同期信号抽出回路 | |
JP2003515963A (ja) | デジタル位相ロックループ周波数シンセサイザ | |
JPH04142812A (ja) | 位相同期回路 | |
US5568078A (en) | Clock delay compensating and duty controlling apparatus of a phase-locked loop | |
US20070104292A1 (en) | Timing recovery phase locked loop | |
US6333678B1 (en) | Method and apparatus for agile phase noise filtering using phase locked loops | |
US6842056B1 (en) | Cascaded phase-locked loops | |
JPH07143000A (ja) | 制御可能な発振器用の回路を使用する同期クロック生成方法 | |
JPH04177933A (ja) | デスタッフ回路 | |
EP0701330B1 (en) | DPLL and destuffing circuit using the same | |
JP2630057B2 (ja) | ディジタル同期網のデスタッフ回路 | |
US4354164A (en) | Digital phase lock loop for TIM frequency | |
JP2877070B2 (ja) | クロック生成回路 | |
US5937021A (en) | Digital phase-locked loop for clock recovery | |
JPH08340254A (ja) | 周波数シンセサイザ | |
JP6897955B2 (ja) | タイミングモジュール、位相同期回路、位相同期方法および位相同期プログラム | |
JP2748746B2 (ja) | 位相同期発振器 | |
JP3353372B2 (ja) | 液晶表示装置 | |
US6084442A (en) | Digital oscillator for generating two fixed pulse signals from one clock | |
KR0182056B1 (ko) | 위상 동기 루프 시스템의 사이드 로크 방지 회로 | |
KR0162461B1 (ko) | 저주파수에 적합한 전폭 디지탈 피엘엘 |