JPH04176127A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04176127A JPH04176127A JP30322990A JP30322990A JPH04176127A JP H04176127 A JPH04176127 A JP H04176127A JP 30322990 A JP30322990 A JP 30322990A JP 30322990 A JP30322990 A JP 30322990A JP H04176127 A JPH04176127 A JP H04176127A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に接触する電極層の上にろう付性
の良好な導電性層が被着される半導体装置に関する。
の良好な導電性層が被着される半導体装置に関する。
半導体基板の一面に半導体領域とオーム性接触する電極
層あるいは半導体基板との間にショットキー接合を形成
する電極層を被着させた場合、その電極層が必ずしもろ
う付性が良好とは限らないので、さらにその上に少なく
とも上面がろう付性良好な導電性層を積層することが行
われる。第２図はそのような構造をもつＰＮ接合ダイオ
ード、第３図はショットキーバリアダイオードを示す。
層あるいは半導体基板との間にショットキー接合を形成
する電極層を被着させた場合、その電極層が必ずしもろ
う付性が良好とは限らないので、さらにその上に少なく
とも上面がろう付性良好な導電性層を積層することが行
われる。第２図はそのような構造をもつＰＮ接合ダイオ
ード、第３図はショットキーバリアダイオードを示す。
第２図においてはＮ型シリコン基板１の一面側にＰ型頭
域２が形成されており、そのＰ型頭域２には酸化膜のよ
うな絶縁性層３の窓３】でＭからなる電極層４がオーム
性接触している。第３図においては、Ｎ型基板１に絶縁
性層３の窓３１で直接Ｍｏからなる電極層５が接触し、
ショットキーバリアを形成している。この電極層４，５
の上に多層金属膜６を積層している。多層金属膜６とし
ては、第２図の場合ＮｉおよびＡｕの２層、第３図の場
合Ｍ。
域２が形成されており、そのＰ型頭域２には酸化膜のよ
うな絶縁性層３の窓３】でＭからなる電極層４がオーム
性接触している。第３図においては、Ｎ型基板１に絶縁
性層３の窓３１で直接Ｍｏからなる電極層５が接触し、
ショットキーバリアを形成している。この電極層４，５
の上に多層金属膜６を積層している。多層金属膜６とし
ては、第２図の場合ＮｉおよびＡｕの２層、第３図の場
合Ｍ。
ＮＩ＋ Ａｕの３層を用いている。そして、この多層金
属膜６のはんだ付性の良好なＡｕｄｉｔ上に外部リード
８がはんだ７によってろう付けされる。
属膜６のはんだ付性の良好なＡｕｄｉｔ上に外部リード
８がはんだ７によってろう付けされる。
第４図は、第２図、第３図のような素子の平面図を示す
。図から分かるように、絶縁性膜３は点線で示した正方
形の窓３１を存し、その窓３１で基板１に接触する電極
Ｎ４，５も角部に丸みをもった正方形であり、その上に
積層される多層金属膜６も角部に丸みをもった正方形で
ある。これは、シリコン基板１を大きなシリコンウェー
ハを縦横に切断して作成するため、基板１は正方形にな
り、できるだけ大きな整流面積をとるため、Ｐ領域２あ
るいはショットキーバリア電極層５の接合面を正方形に
するからである。また電極層４も絶縁性Ｎ３との密着強
度を上げるために正方形にする。
。図から分かるように、絶縁性膜３は点線で示した正方
形の窓３１を存し、その窓３１で基板１に接触する電極
Ｎ４，５も角部に丸みをもった正方形であり、その上に
積層される多層金属膜６も角部に丸みをもった正方形で
ある。これは、シリコン基板１を大きなシリコンウェー
ハを縦横に切断して作成するため、基板１は正方形にな
り、できるだけ大きな整流面積をとるため、Ｐ領域２あ
るいはショットキーバリア電極層５の接合面を正方形に
するからである。また電極層４も絶縁性Ｎ３との密着強
度を上げるために正方形にする。
基板Ｉが長方形にされる時には電極Ｎ４，５も長方形に
する。
する。
しかし、正方形あるいは長方形の多層金属膜６の上面に
外部リードをはんだ付けする場合、はんだ７は円形に広
がる性質をもっており、丸みをもった角部にはんだ７の
たまりが発生し、はんだから酸化膜３に加わる応力に不
均衡が生じ、半導体装置を劣化させてしまう問題があっ
た。
外部リードをはんだ付けする場合、はんだ７は円形に広
がる性質をもっており、丸みをもった角部にはんだ７の
たまりが発生し、はんだから酸化膜３に加わる応力に不
均衡が生じ、半導体装置を劣化させてしまう問題があっ
た。
本発明の目的は、上記の問題を解決し、外部接続導体の
ろう付けによる接続の際に不均一な応力が加わって劣化
することのない半導体装置を提供することにある。
ろう付けによる接続の際に不均一な応力が加わって劣化
することのない半導体装置を提供することにある。
上記の目的を達成するために、本発明は、ほぼ方形の輪
郭を有する半導体基板の一面のほぼ方形の部分に接触す
るほぼ方形の輪郭を有する電極層に少なくとも上面がろ
う付性良好な導電性層を介して接続導体がろう付される
半導体装置において、前記導電性層が全周ほぼ均等な曲
率の輪郭を有するものとする。そして、そのような半導
体装置の電極層は、例えば半導体基板の第一導電型の表
面層に選択的に形成された第二導電型の領域の表面の一
部分にオーム性接触するか、あるいは半導体基板の表面
の一部分に接触してショットキーバリアを形成するもの
である。
郭を有する半導体基板の一面のほぼ方形の部分に接触す
るほぼ方形の輪郭を有する電極層に少なくとも上面がろ
う付性良好な導電性層を介して接続導体がろう付される
半導体装置において、前記導電性層が全周ほぼ均等な曲
率の輪郭を有するものとする。そして、そのような半導
体装置の電極層は、例えば半導体基板の第一導電型の表
面層に選択的に形成された第二導電型の領域の表面の一
部分にオーム性接触するか、あるいは半導体基板の表面
の一部分に接触してショットキーバリアを形成するもの
である。
導電性層の輪郭を全周がほぼ均等な曲率をもつようにす
ることによりろう付時に円形に広がる性質をもつろうが
均一に導電性層全周を濡らすため、ろう材から半導体基
板に不均一な応力が加わることがなくなる。
ることによりろう付時に円形に広がる性質をもつろうが
均一に導電性層全周を濡らすため、ろう材から半導体基
板に不均一な応力が加わることがなくなる。
第１図（ａｌ、１１は本発明の一実施例のＰＮ接合ダイ
オードを示し、第２．第４図と共通の部分には同一の符
号が付されている。第１図（ａ）は平面図である第１図
（ｂｌのＡ−Ａ線断面図であるが、第１図（ｂｌかられ
かるように絶縁性層３の窓３１および電極層４が方形で
あるのに対し、ＮｉおよびＡｕからなる多層金属膜６は
円形である。従って多層金属膜６のＡｕの面と外部リー
ド８をはんだ付けするはんだ７の外周にははんだたまり
は生じない。
オードを示し、第２．第４図と共通の部分には同一の符
号が付されている。第１図（ａ）は平面図である第１図
（ｂｌのＡ−Ａ線断面図であるが、第１図（ｂｌかられ
かるように絶縁性層３の窓３１および電極層４が方形で
あるのに対し、ＮｉおよびＡｕからなる多層金属膜６は
円形である。従って多層金属膜６のＡｕの面と外部リー
ド８をはんだ付けするはんだ７の外周にははんだたまり
は生じない。
第５図ｆａｎ、 （ｂｌは本発明の別の実施例のショッ
トキーバリアダイオードを示し、第３．第４図と共通の
部分には同一の符号が付されている。第５図ｆａｔは平
面図である第５図山）のＢ−Ｂ線断面図である。この場
合も絶縁性層３の窓３１およびＭｏ電極層５が方形であ
るのに対し、Ａｊ、Ｎｉおよび＾Ｕからなる多層金属膜
６は円形で、はんだ７は均一に多層金属膜６の＾Ｕの面
に広がる。
トキーバリアダイオードを示し、第３．第４図と共通の
部分には同一の符号が付されている。第５図ｆａｔは平
面図である第５図山）のＢ−Ｂ線断面図である。この場
合も絶縁性層３の窓３１およびＭｏ電極層５が方形であ
るのに対し、Ａｊ、Ｎｉおよび＾Ｕからなる多層金属膜
６は円形で、はんだ７は均一に多層金属膜６の＾Ｕの面
に広がる。
はんだ７が均一に広がる効果は、多層金属膜６の輪郭が
真円でなくても丸い形状であればよく、また基板、絶縁
性層窓１電極層が長方形であるときにはだ円にすればよ
い。
真円でなくても丸い形状であればよく、また基板、絶縁
性層窓１電極層が長方形であるときにはだ円にすればよ
い。
〔発明の効果〕
本発明によれば、半導体装置の電極層上の導電性層と接
ａＳ体とをろう付けする場合のろうの円形に広がる性質
を考慮して、電極層が方形であっても導電性層の輪郭を
全周にわたってほぼ均等な曲率をもつようにすることに
より、ろうのたまりの生ずることによる半導体基板の不
均一な応力の発生がなく、’ＰＮ接合ダイオード、ショ
ットキーバリアダイオードなどの特性の劣化を防止する
ことができた。
ａＳ体とをろう付けする場合のろうの円形に広がる性質
を考慮して、電極層が方形であっても導電性層の輪郭を
全周にわたってほぼ均等な曲率をもつようにすることに
より、ろうのたまりの生ずることによる半導体基板の不
均一な応力の発生がなく、’ＰＮ接合ダイオード、ショ
ットキーバリアダイオードなどの特性の劣化を防止する
ことができた。
第１図は本発明の一実施例のＰＮ接合ダイオー−６＝
図１第３図はそれぞ；１．従来のＰＮ接合ダイオード。
ショントキーバリアグイオードの断面図、第４図は第２
図、第３図のグイオードの平面図、第５図ある。 １：Ｎ型シリコン法板、２：Ｐ型頭域、３；絶縁性層、
３１：窓、４：オーム性接触電極層、５ニジヨツトキ一
バリア電極層、６；多層金属膜、７：はんだ、８：外部
リード。 ＝７− 凛５
図、第３図のグイオードの平面図、第５図ある。 １：Ｎ型シリコン法板、２：Ｐ型頭域、３；絶縁性層、
３１：窓、４：オーム性接触電極層、５ニジヨツトキ一
バリア電極層、６；多層金属膜、７：はんだ、８：外部
リード。 ＝７− 凛５
Claims (1)
- 【特許請求の範囲】 １）ほぼ方形の輪郭を有する半導体基板の一面のほぼ方
形の部分に接触するほぼ方形の輪郭を有する電極層に少
なくとも上面がろう付性良好な導電性層を介して接続導
体がろう付されるものにおいて、前記導電性層が全周ほ
ぼ均等な曲率の輪郭を有することを特徴とする半導体装
置。 ２）請求項１記載の装置において、電極層が半導体基板
の第一導電型の表面層に選択的に形成された第二導電型
の領域の表面の一部分にオーム性接触する半導体装置。 ３）請求項１記載の装置において、電極層が半導体基板
の表面の一部分に接触してショットキーバリアを形成す
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322990A JPH04176127A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322990A JPH04176127A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176127A true JPH04176127A (ja) | 1992-06-23 |
Family
ID=17918434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30322990A Pending JPH04176127A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176127A (ja) |
-
1990
- 1990-11-08 JP JP30322990A patent/JPH04176127A/ja active Pending
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