JPH04171984A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH04171984A JPH04171984A JP2301389A JP30138990A JPH04171984A JP H04171984 A JPH04171984 A JP H04171984A JP 2301389 A JP2301389 A JP 2301389A JP 30138990 A JP30138990 A JP 30138990A JP H04171984 A JPH04171984 A JP H04171984A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
本発明は、電気的に書き込み、消去可能な不揮発性メモ
リ（以下、ＥＥＰＲＯＭという）に関するものである。
リ（以下、ＥＥＰＲＯＭという）に関するものである。
［従来の技術］
近年、殆どあらゆる製品にマイクロコンピュータが内蔵
されるようになってきている。メモリはマイクロコンピ
ュータには不可欠なものであり、従来よりＳＲＡＭやＤ
ＲＡＭが使用されているが、これらのメモリは電源を切
ってしまうとメモリ内容も消えてしまうという短所を有
する。
されるようになってきている。メモリはマイクロコンピ
ュータには不可欠なものであり、従来よりＳＲＡＭやＤ
ＲＡＭが使用されているが、これらのメモリは電源を切
ってしまうとメモリ内容も消えてしまうという短所を有
する。
この短所を補ったものがＥＥＦＲＯＭであり、電源を切
ってもメモリ内容が消えないという長所を有する。ＥＥ
ＰＲＯＭは構造的に大きく分けてＭＮＯＳ型とＦＬＯＴ
ＯＸ型に分かれる。ＭＮＯＳ型は、酸化膜と窒化膜界面
のトラップに電子を蓄える素子であり、ＦＬＯＴＯＸ型
は、酸化膜によりどこからも電気的に絶縁（浮遊）させ
た多結晶シリコン層に電子を蓄える素子である。
ってもメモリ内容が消えないという長所を有する。ＥＥ
ＰＲＯＭは構造的に大きく分けてＭＮＯＳ型とＦＬＯＴ
ＯＸ型に分かれる。ＭＮＯＳ型は、酸化膜と窒化膜界面
のトラップに電子を蓄える素子であり、ＦＬＯＴＯＸ型
は、酸化膜によりどこからも電気的に絶縁（浮遊）させ
た多結晶シリコン層に電子を蓄える素子である。
ＦＬＯＴＯＸ型は記憶保持時間が長く、ＭＯＳプロセス
とも整合が良いことから従来からよく使われている。Ｆ
ＬＯＴＯＸ型も大きく多結晶シリコン層１層のものと２
層のものム二分かれる。この内、１層構造のものは２層
構造のものと比べてプロセスが簡単で、制御ゲート側に
単結晶ンリコン酸化膜を使っているので、保持特性が良
い等の長所を有する。
とも整合が良いことから従来からよく使われている。Ｆ
ＬＯＴＯＸ型も大きく多結晶シリコン層１層のものと２
層のものム二分かれる。この内、１層構造のものは２層
構造のものと比べてプロセスが簡単で、制御ゲート側に
単結晶ンリコン酸化膜を使っているので、保持特性が良
い等の長所を有する。
第２図は、従来から用いられている１層多結晶シリコン
ＦＬＯＴＯＸ型ＥＥＰＲＯＭ（７＋構造＋ｘすものであ
る。図中、１はＮ型基板、２はＰ型拡散層で、Ｐ型拡散
層（導電層）２の中にＮ型のＭＯＳ（以下、ＮＭＯ３と
いう）が形成され、ソース３ａ、ドレイン３ｂ、ゲート
５ａを有する。このＮＭＯ３のトレイン３ｂは、１００
人程度の酸化膜４ｂ、ＮＭＯ３のゲート酸化膜４ａと同
時に成長させた５００人程度の酸化膜４ｄ及びＮＭＯ３
のゲート部５を通して制御ゲート３ｃへつながっている
。このゲート部５がＥＥＰＲＯＭの浮遊ゲートになる。
ＦＬＯＴＯＸ型ＥＥＰＲＯＭ（７＋構造＋ｘすものであ
る。図中、１はＮ型基板、２はＰ型拡散層で、Ｐ型拡散
層（導電層）２の中にＮ型のＭＯＳ（以下、ＮＭＯ３と
いう）が形成され、ソース３ａ、ドレイン３ｂ、ゲート
５ａを有する。このＮＭＯ３のトレイン３ｂは、１００
人程度の酸化膜４ｂ、ＮＭＯ３のゲート酸化膜４ａと同
時に成長させた５００人程度の酸化膜４ｄ及びＮＭＯ３
のゲート部５を通して制御ゲート３ｃへつながっている
。このゲート部５がＥＥＰＲＯＭの浮遊ゲートになる。
かかるＥＥＰＲＯＭは、ＮＭｏ５トランジスタをオン・
オフすることにより、ドレイン３ｂに電圧を与え、これ
と制御ゲート３ｃに印加した電圧とで薄い酸化膜４ｂを
通して電荷のやりとりを行い、ＮＭＯＳトランジスタの
しきい値を変化させる。
オフすることにより、ドレイン３ｂに電圧を与え、これ
と制御ゲート３ｃに印加した電圧とで薄い酸化膜４ｂを
通して電荷のやりとりを行い、ＮＭＯＳトランジスタの
しきい値を変化させる。
ｆ発明が解決しようとする課題］
ところで、上記１扇子結晶シリコンＦＬＯＴＯＸ型ＥＥ
ＰＲＯＭは、上述のように、プロセスが簡単で、保持特
性が良いという長所を有するが、反面、２層多結晶シリ
コンタイプに比してセル面積が大きく、高集積化には向
がないという短所があった。
ＰＲＯＭは、上述のように、プロセスが簡単で、保持特
性が良いという長所を有するが、反面、２層多結晶シリ
コンタイプに比してセル面積が大きく、高集積化には向
がないという短所があった。
本発明は、上記事由に鑑みなされたもので、その目的と
するところは、従来の長所を生がし、しかもセル面積の
小型化が図れる不揮発性メモリを提供することにある。
するところは、従来の長所を生がし、しかもセル面積の
小型化が図れる不揮発性メモリを提供することにある。
［課題を解決するための手段］
本発明は上記課題を解決するため、単結晶基板上に、ト
ンヱル電流注入用の薄い酸化膜（トンネル酸化膜）と、
浮遊ゲートを絶縁する比較的厚い酸化膜とを有し、前記
トンネル酸化膜下に形成されたトレインと、比較的厚い
酸化膜下に形成されたソースと、前記浮遊ゲートの一部
からなるゲートとで構成されるＭｏ５トランジスタと、
前記ソース及びドレインと絶縁分離された制御ゲートと
を有する１層ｇＡ電ゲート層型の電気的書き込み／消去
可能な不揮発性メモリにおいて、前記制御ゲートを二つ
に分け、一つは前記トンネル酸化膜と同程度の薄い酸化
膜で浮遊ゲートとカンプリングさせ、これを書き込み／
消去専用の制御ゲートとすると共に、他方は前記ＮＭＯ
９トランジスタのゲート酸化膜と同程度の比較的厚い酸
化膜で浮遊ゲートとカップリングさせ、これを読み出し
専用の制御ゲートとしたことを特徴とする。
ンヱル電流注入用の薄い酸化膜（トンネル酸化膜）と、
浮遊ゲートを絶縁する比較的厚い酸化膜とを有し、前記
トンネル酸化膜下に形成されたトレインと、比較的厚い
酸化膜下に形成されたソースと、前記浮遊ゲートの一部
からなるゲートとで構成されるＭｏ５トランジスタと、
前記ソース及びドレインと絶縁分離された制御ゲートと
を有する１層ｇＡ電ゲート層型の電気的書き込み／消去
可能な不揮発性メモリにおいて、前記制御ゲートを二つ
に分け、一つは前記トンネル酸化膜と同程度の薄い酸化
膜で浮遊ゲートとカンプリングさせ、これを書き込み／
消去専用の制御ゲートとすると共に、他方は前記ＮＭＯ
９トランジスタのゲート酸化膜と同程度の比較的厚い酸
化膜で浮遊ゲートとカップリングさせ、これを読み出し
専用の制御ゲートとしたことを特徴とする。
［実施例］
以下、本発明を実施例に基づき説明する。第１図は本発
明に係る不揮発性メモリの製法の一例を示す工程図であ
る。
明に係る不揮発性メモリの製法の一例を示す工程図であ
る。
まず、Ｎ型半導体基板（ｎ−５ｕｂ） ｌ上にフォトリ
ソグラフィ工程、ゴオン注入工程を経てＰ型拡散層（Ｐ
４ａｌｌ） ２を形成した後、素子間分離部にＬＯＣＯ
５４ｃを形成する（第１図（ａ）参照）。
ソグラフィ工程、ゴオン注入工程を経てＰ型拡散層（Ｐ
４ａｌｌ） ２を形成した後、素子間分離部にＬＯＣＯ
５４ｃを形成する（第１図（ａ）参照）。
その後、将来浮遊ゲートとなるべき部分の下のＰ型拡散
層２にＰ（リン）をドープしてＮ型拡散層３ｂ、３ｃ、
３ｄを形成し、全面酸化膜除去した後、ゲート酸化膜（
５００人）４ａを形成し、将来トンネル酸化膜及び薄い
酸化膜となるべきところの酸化ＷＩ４ｂｌ’、４ｂＺ′
をフォトリングラフィ工程、フッ酸エツチングにより除
去し、その後に薄い（約１００人）酸化膜４ｂ、４ｂｚ
を形成する（第１図の）参照）。
層２にＰ（リン）をドープしてＮ型拡散層３ｂ、３ｃ、
３ｄを形成し、全面酸化膜除去した後、ゲート酸化膜（
５００人）４ａを形成し、将来トンネル酸化膜及び薄い
酸化膜となるべきところの酸化ＷＩ４ｂｌ’、４ｂＺ′
をフォトリングラフィ工程、フッ酸エツチングにより除
去し、その後に薄い（約１００人）酸化膜４ｂ、４ｂｚ
を形成する（第１図の）参照）。
次ニ、Ｘ圧ＣＶＤ （ＬＰＣＶＤ） 工ｔｆｆによりＰ
ドープ多結晶シリコンを４５００人堆積させ、フォトリ
ソグラフィ工程とＲＩＥ工程により、将来、ＮＭＯ３ト
ランジスタのゲート且つメモリの浮遊ゲートになる部分
５を残して多結晶シリコンを除去する。その後、多結晶
シリコン５をマスク材としてＡｓ（ヒ素）をドープ、拡
散してＮＭＯＳトランジスタのソース３ａとドレイン３
ｂを形成し、本発明に係る不揮発性メモリを実現する（
第１図（Ｃ）参照）。
ドープ多結晶シリコンを４５００人堆積させ、フォトリ
ソグラフィ工程とＲＩＥ工程により、将来、ＮＭＯ３ト
ランジスタのゲート且つメモリの浮遊ゲートになる部分
５を残して多結晶シリコンを除去する。その後、多結晶
シリコン５をマスク材としてＡｓ（ヒ素）をドープ、拡
散してＮＭＯＳトランジスタのソース３ａとドレイン３
ｂを形成し、本発明に係る不揮発性メモリを実現する（
第１図（Ｃ）参照）。
次に、本発明に係る書き込み電圧について説明する。書
き込み電圧を■、ＮＭＯＳトランジスタのドレイン部に
設けた薄いトンネル酸化膜４ｂ、の両端に印加される電
圧を■。とすると、書き込み電圧■は次式のようになる
。
き込み電圧を■、ＮＭＯＳトランジスタのドレイン部に
設けた薄いトンネル酸化膜４ｂ、の両端に印加される電
圧を■。とすると、書き込み電圧■は次式のようになる
。
Ｖ＝（１＋Ｃ，。／Ｃｃｅ）Ｖ。
但し、ｃｃｅは制御ゲート部の容量、ＣＦＧはＮＭＯＳ
ドレイン部の容量である。
ドレイン部の容量である。
電子を注入させるためにはトンネル酸化膜４ｂ。
に印加させる電界強度は約１５ＭＶ／、程度必要で、こ
のためトンネル酸化１１１４ｂｌの厚みが決まっている
とすると、前記■。はほぼ固定された値となる。従って
書き込み電圧■を下げたい場合、ＣＦＧ／ＣＣＧの値を
小さくしなければならない。この内ＣＦＧはＮＭＯＳト
ランジスタの形てほぼ決まってしまい、結局ＣＣＣ，を
大きくする必要があり、これは制御ゲートの面積増大を
招（ことになる。これを避ける為に、制御ゲートの酸化
膜厚をトンネル酸化膜４ｂ、と同程度に１＜シて制？１
１ゲートの面積を減少させる方法は、この薄い酸化膜を
通して浮遊ゲートに蓄積された電荷が逃げやすくなる為
、素子の電荷保持特性を悪くする。
のためトンネル酸化１１１４ｂｌの厚みが決まっている
とすると、前記■。はほぼ固定された値となる。従って
書き込み電圧■を下げたい場合、ＣＦＧ／ＣＣＧの値を
小さくしなければならない。この内ＣＦＧはＮＭＯＳト
ランジスタの形てほぼ決まってしまい、結局ＣＣＣ，を
大きくする必要があり、これは制御ゲートの面積増大を
招（ことになる。これを避ける為に、制御ゲートの酸化
膜厚をトンネル酸化膜４ｂ、と同程度に１＜シて制？１
１ゲートの面積を減少させる方法は、この薄い酸化膜を
通して浮遊ゲートに蓄積された電荷が逃げやすくなる為
、素子の電荷保持特性を悪くする。
本発明では、制御ゲートを二つに分け、一つはトンネル
酸化膜４ｂ＋と同程度の薄い酸化膜４ｂ２で浮遊ゲート
５と力、プリングさせ、これを書き込み／消去専用の制
御ゲート３ｃとし、他方の制御ゲート３ｄは従来通りＮ
ＭＯＳトランジスタのゲート酸化膜４ａと同程度の比較
的厚い酸化膜４ａで浮遊ゲート５とカップリングさせ、
これを読み出し専用の制御ゲー）３ｄとする構成にする
ことにより、セル面積を小さくすることができる。
酸化膜４ｂ＋と同程度の薄い酸化膜４ｂ２で浮遊ゲート
５と力、プリングさせ、これを書き込み／消去専用の制
御ゲート３ｃとし、他方の制御ゲート３ｄは従来通りＮ
ＭＯＳトランジスタのゲート酸化膜４ａと同程度の比較
的厚い酸化膜４ａで浮遊ゲート５とカップリングさせ、
これを読み出し専用の制御ゲー）３ｄとする構成にする
ことにより、セル面積を小さくすることができる。
書き込み／消去時には薄い酸化膜４ｂｚを通して電圧を
かけるため、従来の厚い酸化膜の構造のものに対して制
御ゲートの面積を小さくすることができる。また、読み
出し時には厚い酸化膜４ａでカップリングされた制御ゲ
ート３ｄを使い、薄い酸化膜４ｂｚでカップリングされ
た制御ゲート３ｃを電気的に浮かすことにより、電荷保
持特性の劣化を防ぐことができる。
かけるため、従来の厚い酸化膜の構造のものに対して制
御ゲートの面積を小さくすることができる。また、読み
出し時には厚い酸化膜４ａでカップリングされた制御ゲ
ート３ｄを使い、薄い酸化膜４ｂｚでカップリングされ
た制御ゲート３ｃを電気的に浮かすことにより、電荷保
持特性の劣化を防ぐことができる。
［発明の効果コ
本発明は上記のように、制御ゲートを二つに分け、一つ
は前記トンネル酸化膜と同程度の薄い酸化膜で浮遊ゲー
トとカップリングさせ、これを書き込み／消去専用の制
御ゲートとすると共に、他方は前記ＮＭＯＳトランジス
タのゲート酸化膜と同程度の比較的厚い酸化膜で浮遊ゲ
ートとカップリングさせ、これを読み出し専用の制御ゲ
ートとしたことにより、セル面積を小さくすることがで
き、しかも、電荷保持特性の良い不揮発性メモリを提供
することができる。
は前記トンネル酸化膜と同程度の薄い酸化膜で浮遊ゲー
トとカップリングさせ、これを書き込み／消去専用の制
御ゲートとすると共に、他方は前記ＮＭＯＳトランジス
タのゲート酸化膜と同程度の比較的厚い酸化膜で浮遊ゲ
ートとカップリングさせ、これを読み出し専用の制御ゲ
ートとしたことにより、セル面積を小さくすることがで
き、しかも、電荷保持特性の良い不揮発性メモリを提供
することができる。
第１図（ａ）〜（Ｃ）は本発明に係る不揮発性メモリの
製法の一例を示す工程図、第２図は従来例を示す断面図
である。 １・・・Ｎ型半導体基板、２・・・Ｐ型拡散層、３ａ・
・・ソース、３ｂ・・・ドレイン、３ｃ、３ｄ・・・制
御ゲート、４ａ・・・比較的厚い酸化膜、４ｂ＋・・・
トンネル酸化膜、４ｂｚ・・・薄い酸化膜、４Ｃ・・・
素子間分離酸化膜、５・・・浮遊ゲート、５ａ・・・ゲ
ート。
製法の一例を示す工程図、第２図は従来例を示す断面図
である。 １・・・Ｎ型半導体基板、２・・・Ｐ型拡散層、３ａ・
・・ソース、３ｂ・・・ドレイン、３ｃ、３ｄ・・・制
御ゲート、４ａ・・・比較的厚い酸化膜、４ｂ＋・・・
トンネル酸化膜、４ｂｚ・・・薄い酸化膜、４Ｃ・・・
素子間分離酸化膜、５・・・浮遊ゲート、５ａ・・・ゲ
ート。
Claims (1)
- （１）単結晶基板上に、トンネル電流注入用の薄い酸化
膜（トンネル酸化膜）と、浮遊ゲートを絶縁する比較的
厚い酸化膜とを有し、前記トンネル酸化膜下に形成され
たドレインと、比較的厚い酸化膜下に形成されたソース
と、前記浮遊ゲートの一部からなるゲートとで構成され
るＭＯＳトランジスタと、前記ソース及びドレインと絶
縁分離された制御ゲートとを有する１層導電ゲート層型
の電気的書き込み／消去可能な不揮発性メモリにおいて
、前記制御ゲートを二つに分け、一つは前記トンネル酸
化膜と同程度の薄い酸化膜で浮遊ゲートとカップリング
させ、これを書き込み／消去専用の制御ゲートとすると
共に、他方は前記ＮＭＯＳトランジスタのゲート酸化膜
と同程度の比較的厚い酸化膜で浮遊ゲートとカップリン
グさせ、これを読み出し専用の制御ゲートとしたことを
特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301389A JP2536686B2 (ja) | 1990-11-06 | 1990-11-06 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301389A JP2536686B2 (ja) | 1990-11-06 | 1990-11-06 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171984A true JPH04171984A (ja) | 1992-06-19 |
| JP2536686B2 JP2536686B2 (ja) | 1996-09-18 |
Family
ID=17896285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301389A Expired - Fee Related JP2536686B2 (ja) | 1990-11-06 | 1990-11-06 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536686B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1280195A3 (de) * | 2001-07-27 | 2007-08-01 | Micronas GmbH | Verfahren zur Herstellung eines nichtflüchtigen Halbleiterspeichers sowie nichtflüchtiger Halbleiterspeicher |
| JP2014239137A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS61225862A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-11-06 JP JP2301389A patent/JP2536686B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS61225862A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1280195A3 (de) * | 2001-07-27 | 2007-08-01 | Micronas GmbH | Verfahren zur Herstellung eines nichtflüchtigen Halbleiterspeichers sowie nichtflüchtiger Halbleiterspeicher |
| JP2014239137A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536686B2 (ja) | 1996-09-18 |
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