JPH04170108A - Ｆｅｔ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｉａ要］ 駆動パルスによりＦＥＴスイッチング回路を駆動するよ
うにしたＦＥＴ駆動回路に関し、ＦＥＴスイッチグ速度
を高速化することを目的とし、 スイッチング用のＦＥＴと、駆動パルスを受けて該ＦＥ
Ｔを駆動する駆動回路とで構成されたＦＥＴ駆動回路に
おいて、ＦＥＴのゲート・ソース間の浮遊容量にチャー
ジされる電荷を引抜くために電荷を、浮遊容量にチャー
ジされる電荷とは逆向きにチャージさせるための充電回
路を設け、前記ＦＥＴがオンの時に充電回路に電荷をチ
ャージさせておき、前記ＦＥＴがオフになる時に、前記
充電回路にチャージされていた電荷を前記浮遊容量にチ
ャージされていた電荷と相殺することにより、浮遊容量
の電荷を一気に放電させて、ＦＥＴのスイッチングに要
する時間を短縮できるように構成する。

［産業上の利用分野］ 本発明は駆動パルスによりＦＥＴスイッチング回路を駆
動するようにしたＦＥＴ駆動回路に関する。

スイッチング素子としてＦＥＴ（電界効果型トランジス
タ）を用いる回路は、種々の分野で用いられている。そ
の理由は、ＦＥＴは電界制御素子であるので、普通のバ
イポーラトランジスタに比較してベース電流が不要にな
る分だけドライブ電力が不要となること、オン抵抗が極
めて小さいため電力損失が低減できること等である。近
年、ＤＣ／ＤＣＣ／式−タ等のスイッチング電源に用い
られるようになってきた。しかしながら、ＦＥＴはその
ゲート・ソース間に浮遊容量としてのゲート容量が存在
するため、スイッチングの高速化を妨げる要因となって
いる。

［従来の技術］ 第４図は従来回路の一例を示す図で、スイッチング電源
に利用した場合を示している。Ｇは駆動パルスを受ける
インバータ、Ｑ２．Ｑ３は該インバータＧの出力をその
ベースに共通に受けるトランジスタである。トランジス
タＱ２．Ｑ３はコンプリメンタリ回路を構成しており、
トランジスタＱ２のコレクタには電源Ｖｃｃが接続され
、トランジスタＱ３のコレクタは共通電位点に接続され
ている。そして、トランジスタＱ２とＱ３のエミッタ同
志は接続されている。このように構成された回路で駆動
回路を構成している。

Ｑｌはスイッチング素子としてのＦＥＴである。

前記駆動回路の出力（トランジスタＱ２とＱ３の共通エ
ミッタ接続点）は該ＦＥＴＱＩのゲートに与えられてい
る。ＦＥＴＱｌのドレインには負荷としてのトランスＴ
の１次巻線が接続されている。

ＣｓはＦＥＴＱｌのゲート・ソース間浮遊容量（以下ゲ
ート容量という）である。トランスＴの２次側は整流回
路を構成している。即ち、ダイオードＤＩ、Ｄ２は全波
整流用のダイオードであり、コイルＬ１とコンデンサＣ
１は平滑回路を構成している。このように構成された回
路の動作を説明すれば、以下のとおりである。

今、インバータＧの出力から第５図の■に示すようなパ
ルスが出力されているものとする。このパルスが“１″
　レベルの時にはトランジスタＱ２がオンになり、■に
示すように“１”レベルになりＦＥＴＱＩはオンになる
。これに対し、パルスが“０”の時には今度はトランジ
スタＱ３がオン＝　５− になり、■に示すように“０ルベルになりＦＥＴＱＩは
オフになる。

ＦＥＴＱＩがオンになると、そのドレイン・ソース間電
圧は■に示すように略０になり、ＦＥＴＱｌがオフにな
ると、そのドレイン・ソース間電圧は■に示すように電
源電圧Ｖになる。実際にはＦＥＴＱＩにはインダクタン
ス分を含むトランスＴが負荷として接続されているので
、そのスイッチング波形は■に示すように若干歪んだ波
形になる。ＦＥＴＱｌがオンオフを繰り返すと、トラン
スＴには電流が断続して流れ、この結果トランスＴの２
次側には交流が発生する。この交流電圧はダイオードＤ
ｉ、Ｄ２による全波整流回路により整流され脈流となる
。この脈流は、続くインダクタＬ１とコンデンサＣ１に
よる平滑回路により平滑されて平坦な直流となる。

［発明が解決しようとする課題］ 第４図に示す回路において、ＦＥＴＱｌのゲートとソー
ス間にはゲート容量Ｃｓが存在する。駆動回路からＦＥ
ＴＱＩを駆動して、トランジスタＱ２がオンでＲ１”レ
ベルを印加している時に、このゲート容量Ｃｓはチャー
ジ（充電）される。

そして、スイッチング用 スタＱ３がオンになり“Ｏ”レベルになると、このゲー
ト容量Ｃｓにチャージされていた電荷は放電するが、ト
ランジスタＱ３のベース・エミッタ間電圧ＶＢＦ、付近
になると、電荷の引抜きが弱くなる。この結果、ＦＥＴ
Ｑｌがオフになる時間がゆっくりとしたものになり、そ
のドレインメ・ソース間電圧は、第５図の■に示ずよう
にゆっくりと立ち上がる。従って、ＦＥＴＱｌのスイッ
チング速度にも一定の限界が生じることになる。一方、
負荷電流もゆっくりと小さくなるので、図の斜線で示す
領域でパワーロスが発生する。

第６図を用いて、更に詳しく説明する。ＦＥＴがオンの
時には、ドレイン・ソース間電圧Ｖ１）ＳはＯであるの
で、その間のＦＥＴのパワー損失は負荷電流Ｉの値の如
何にかかわらずＯである。ここで、ＦＥＴがオフになる
と、理想的には図の破線で示すようにＦＥＴは立ち上が
る。このように立ち上がれば、それに応じて負荷電流Ｉ
も急峻に立ち下がるのでパワー損失は殆どＯである。し
かしながら、実際には前記ゲート容量の電荷が急激に抜
は切れないため、ＦＥＴは図の実線で示すように緩やか
に立ち上がる。従って、負荷電流もそれに応じて緩やか
に立ち下がるため、これら電圧と電流がクロスする領域
（図の斜線領域）でパワー損失が生じる。

本発明は、このような課題に鑑みてなされたものであっ
て、ゲート容量の電荷の放電に工夫をこらすことにより
、ＦＥＴスイッチグ速度を高速化することができるＦＥ
Ｔ駆動回路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
Ｑｌはスイッチング用のＦ−ＥＴ、１は駆動パルスを受
けて該ＦＥＴＱＩを駆動する駆動回路、２はＦＥＴＱＩ
のゲート・ソース間の浮遊容量にチャージされる電荷を
引抜くために、電荷を浮遊容量にチャージされる電荷と
は逆向きにチャージさせるための充電回路、３はＦＥＴ
ＱＩの負荷である。ＣｓはＦＥＴＱｌのゲート・ソース
間の浮遊容量（ゲート容量）である。駆動回路１の出力
はＦＥＴＱｌのゲートに印加され、Ｆ　ＥＴＱｌに直列
に充電回路２が接続されている。

［作用］ ＦＥＴＱｌがオンの間に充電回路２にゲート容量Ｃｓに
チャージされるのとは逆向きの電荷をチャージさせてお
く。そして、ＦＥＴＱｌがオフになると同時にこの充電
回路２にチャージされていた電荷とゲート容量Ｃｓにチ
ャージされていた電荷を相殺させてゲート容量Ｃｓにチ
ャージされていた電荷を一気に引き抜（ようにする。こ
れにより、ＦＥＴＱＩを急激にオフにすることができる
。

従って、高速スイッチングが可能になり、パワー損失も
低減させることができる。　　　□［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す回路図である。

第１図、第４図と同一のものは、同一の符号を付して示
す。図において、駆動回路１は、第４図と同じインバー
タＧ、）ランジスタＱ２．Ｑ３より構成されている。Ｑ
ｌはスイッチング用のＦＥＴである。ＴＩはＤＣ／ＤＣ
コンバータ用のトランス、Ｔ２は該トランスＴ１と直列
に接続された電流トランス（ＣＴ）である。これらトラ
ンスＴｌ。

Ｔ２はＦＥＴＱＩの負荷として接続されている。

トランスＴ１には電源Ｖが接続されている。

電流トランスＴ２は１次巻線と２次巻線が逆極性で接続
されており、１次側の負荷電流と逆極性の電流が２次側
に流れるようになっている。Ｃ２はゲート容量Ｃｓにチ
ャージされる電荷を引き抜くための逆極性の電荷をチャ
ージさせるコンデンサで、トランジスタＱ３のコレクタ
と直列に接続されている。Ｄ３は電流トランスＴ２の２
次巻線と直列に接続されたダイオード、Ｄ４は該ダイオ
ードＤ３と直列に接続されたダイオードである。

電流トランスＴ２の２次側は抵抗Ｒを介してコンデンサ
Ｃ２の一端と接続されている。

コンデンサＣ２，ダイオードＤ３．Ｄ４．　電流トラン
スＴ２及び抵抗Ｒとで構成される回路が充電回路２を構
成している。また、パワー供給用電源Ｖは端子ＴＭＩと
ＴＭ２間に接続されている。

トランスＴ１の２次側には第４図に示したものと同一の
電源回路が設けられている。即ち、整流用ダイオードＤ
ｉ、　Ｄ２．　コイルＬ１及びコンデンサＣ１とで整流
・平滑回路を構成し、トランスＴ１の２次側に誘起され
た交流から直流電圧を作っている。このように構成され
た回路の動作を第３図のタイムチャートを参照しながら
説明すれば、以下のとおりである。

今、■に示すような駆動パルスがインバータＧから出力
されたものとする。このパルスが“１”の時にトランジ
スタ回路は■に示すように″１″レベルになり、ＦＥＴ
ＱＩをオンにし、“０”の時にトランジスタ回路は■に
示すように“０”レベルになり、ＦＥＴＱｌをオフにす
る。ＦＥＴＱｌがオンの時には■に示すように、そのド
レイン側電圧は“０″レベルになっている。

ＦＥＴＱＩがオンの時には、トランスＴｌ、Ｔ２に負荷
電流が流れる。トランスＴ２の２次側に流れる電流は、
ダイオードＤ３→コンデンサＣ２→抵抗Ｒ→ト″ランス
Ｔ２の２次巻線のループで流れ、コンデンサＣ２に電荷
をチャージする。一方、ＦＥＴＱＩのゲート容量Ｃｓに
は、この間にトランジスタＱ２から■に示すようにチャ
ージ電流が流れ、電荷が蓄積される。コンデンサＣ２に
チャージされる電荷の極性は、ゲート容量Ｃｓにチャー
ジされる電荷と逆極性になる。

ここで、■に示すようにＦＥＴＱＩの駆動電圧が“０″
レベルになりＦＥＴＱＩをオフにすると、ダイオードＤ
４→ゲート容量Ｃｓ→トランジスタＱ３→コンデンサＣ
２のループが形成され、ゲート容量Ｃｓにチャージされ
ていた電荷とコンデンサＣ２にチャードされていた電荷
はお互いに逆極性なので一気に放電（ディスチャージ）
される。

この結果、ゲート容量Ｃｓの電荷は急激に引き抜かれ、
ＦＥＴＱｌは■に示すように急激にオフになる。つまり
、■の波形が“０″から“１”へ急激に立ち上がってい
る。

このようにして、本発明によればスイッチングオフ時の
ＦＥＴＱＩの立上り時間を短かくできるので、高速でパ
ワーロスのないスイッチングが行われる。この間に、ト
ランスＴ１の２次側には交流電圧が誘起される。誘起さ
れた交流電圧はダイオードＤＩ、Ｄ２で全波整流された
後、コイルＬ１及びコンデンサＣ１で平滑され、直流電
圧出力となる。

第２図の実施例では、電流トランスＴ２を設けて、その
２次側電流でコンデンサＣ２をチャージするようにして
いる。従って、その電流は負荷電流（トランスＴ２の１
次側電流）に対応したものとなるので、負荷電流が大き
い場合にはより多くの電荷をコンデンサＣ２にチャージ
させる。−ｈ′、ゲート容量Ｃｓにも負荷電流が大きい
程多くの電荷がチャージされるので、放電する時には常
に最適に（つまり、丁度電荷が０になるように）なるよ
うに自動調整される。

上述の実施例では、充電回路２としてコンデンサと電流
トランスを用いた場合を例にとったが、本発明はこれに
限るものではなく、その他の回路構成をとることができ
る。また、ＦＥＴが用いられる回路も実施例に示すよう
なスイッチング電源回路に限るものではなく、その他の
スイッチング回路にも同様に用いることができる。

［発明の効果］ 以上、詳細に説明したように、本発明によればＦＥＴの
ゲート容量にチャージされる電荷を逆極性の電荷で急激
に引き抜くようにすることによりＦＥＴを急激にオフす
ることができるので、スイッチグ速度を高速化すること
ができる。また、オフになる時間が短くなる結果、パワ
ーロスも大幅に低減させることができ、実用上の効果が
大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路図、第３図は第２
図回路の各部の動作波形を示すタイムチャー１・、 第４図は従来回路の一例を示す図、 第５図は第４図回路の各部の動作波形を示す図、第６図
はＦＥＴのスイッチング特性を示す図である。 第１図において、 １は駆動回路、 ２は充電回路、 ３は負荷、 ＱｌはＦＥＴである。

Claims (3)

【特許請求の範囲】
1. （１）スイッチング用のＦＥＴ（Ｑ１）と、駆動パルス
   を受けて該ＦＥＴ（Ｑ１）を駆 動する駆動回路（１）とで構成されたＦＥＴ駆動回路に
   おいて、 ＦＥＴ（Ｑ１）のゲート・ソース間の浮遊容量にチャー
   ジされる電荷を引抜くために電荷を、浮遊容量にチャー
   ジされる電荷とは逆向きにチャージさせるための充電回
   路（２）を設け、 前記ＦＥＴ（Ｑ１）がオンの時に充電回路（２）に電荷
   をチャージさせておき、前記ＦＥＴ（Ｑ１）がオフにな
   る時に、前記充電回路（２）にチャージされていた電荷
   を前記浮遊容量にチャージされていた電荷と相殺するこ
   とにより、浮遊容量の電荷を一気に放電させて、ＦＥＴ
   （Ｑ１）のスイッチングに要する時間を短縮できるよう
   に構成したことを特徴とするＦＥＴ駆動回路。
2. （２）前記ＦＥＴ（Ｑ１）がオン状態における負荷電流
   に応じて、前記充電回路（２）にチャージされる電荷の
   量を調整するように構成したことを特徴とする請求項１
   記載のＦＥＴ駆動回路。
3. （３）前記充電回路（２）としてコンデンサ（Ｃ２）を
   用い、負荷回路に直列に挿入した電流トランス（Ｔ２）
   により負荷電流を検出し、検出した負荷電流に応じて前
   記コンデンサ（Ｃ２）をチャージするように構成したこ
   とを特徴とする請求項２記載のＦＥＴ駆動回路。