JP3004759B2 - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP3004759B2 JP3004759B2 JP3095011A JP9501191A JP3004759B2 JP 3004759 B2 JP3004759 B2 JP 3004759B2 JP 3095011 A JP3095011 A JP 3095011A JP 9501191 A JP9501191 A JP 9501191A JP 3004759 B2 JP3004759 B2 JP 3004759B2
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Description
【０００１】
【産業上の利用分野】本発明はＤＣ−ＤＣコンバータの
スイッチング損失、およびスイッチングノイズの低減等
に関するものである。
スイッチング損失、およびスイッチングノイズの低減等
に関するものである。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータ、例えばオン−オ
ン式ＤＣ−ＤＣコンバータは、図５に示す各部から構成
される。図においてＰＳ１は主直流電源、Ｔはトラン
ス、Ｎ1 はその１次コイル、Ｎ2 は２次コイルである。
Ｄ1 , Ｄ2 はダイオード、Ｌ0 ははチョーク、Ｃ0 はコ
ンデンサで、これらで整流平滑回路ＤＦを形成する。Ｓ
Ｗ1 は主スイッチング素子で、例えばＦＥＴが用いられ
る。このＤＣ−ＤＣコンバータは主直流電源ＰＳ1 の電
圧を、主スイッチング素子ＳＷ1 のスイッチングにより
トランスＴの１次コイルＮ1 に印加し、これにより２次
コイルＮ2 に生じた交流出力を整流平滑回路ＤＦにより
直流に変換して出力するものである。
ン式ＤＣ−ＤＣコンバータは、図５に示す各部から構成
される。図においてＰＳ１は主直流電源、Ｔはトラン
ス、Ｎ1 はその１次コイル、Ｎ2 は２次コイルである。
Ｄ1 , Ｄ2 はダイオード、Ｌ0 ははチョーク、Ｃ0 はコ
ンデンサで、これらで整流平滑回路ＤＦを形成する。Ｓ
Ｗ1 は主スイッチング素子で、例えばＦＥＴが用いられ
る。このＤＣ−ＤＣコンバータは主直流電源ＰＳ1 の電
圧を、主スイッチング素子ＳＷ1 のスイッチングにより
トランスＴの１次コイルＮ1 に印加し、これにより２次
コイルＮ2 に生じた交流出力を整流平滑回路ＤＦにより
直流に変換して出力するものである。
【０００３】
【発明が解決しようとする課題】ところで一般によく知
られるように主スイッチング素子ＳＷ1 のターンオンお
よびターンオフに際しては損失を発生する。そこでスイ
ッチング時間を短くしてその低減を図ることが行われる
が、この方法ではスイッチング時間が短くなる程トラン
スＴの寄生インダクタンスＬ1 にもとづく、図６（ａ）
のように好ましくない大きなサージ電圧ＶS を発生し、
これに伴いスイッチングノイズも大きくなる。またこれ
を軽減するため例えば図５中に点線で示すように、主ス
イッチング素子ＳＷ1 と並列に接続された抵抗Ｒ2 とコ
ンデンサＣ2 の直列回路、およびトランスＴの１次コイ
ルに並列にダイオードＤ3 を介して接続された、抵抗Ｒ
1 とコンデンサＣ1 の並列回路からなるサージ吸収回
路、いわゆるスナバ回路の使用が提案されている。しか
しこの回路そのものにも損失を発生するばかりか、主ス
イッチング素子ＳＷ1 における損失の増大をまぬがれ得
ない。これに加えてＦＥＴのような主スイッチング素子
ＳＷ1 は、そのターンオフ時図６（ｃ）のように主直流
電源ＰＳ1 によって充電される図５中に示す寄生静電容
量Ｃs を持つ。このため図５（ｃ）に示すように主スイ
ッチング素子ＳＷ1 のターンオン時におけるＣs の放電
により、ｖi を主直流電源ＰＳ1 の電圧としたとき、１
／２Ｃs ｖi 2 の損失を発生する難点があり変換効率を
低下させる。
られるように主スイッチング素子ＳＷ1 のターンオンお
よびターンオフに際しては損失を発生する。そこでスイ
ッチング時間を短くしてその低減を図ることが行われる
が、この方法ではスイッチング時間が短くなる程トラン
スＴの寄生インダクタンスＬ1 にもとづく、図６（ａ）
のように好ましくない大きなサージ電圧ＶS を発生し、
これに伴いスイッチングノイズも大きくなる。またこれ
を軽減するため例えば図５中に点線で示すように、主ス
イッチング素子ＳＷ1 と並列に接続された抵抗Ｒ2 とコ
ンデンサＣ2 の直列回路、およびトランスＴの１次コイ
ルに並列にダイオードＤ3 を介して接続された、抵抗Ｒ
1 とコンデンサＣ1 の並列回路からなるサージ吸収回
路、いわゆるスナバ回路の使用が提案されている。しか
しこの回路そのものにも損失を発生するばかりか、主ス
イッチング素子ＳＷ1 における損失の増大をまぬがれ得
ない。これに加えてＦＥＴのような主スイッチング素子
ＳＷ1 は、そのターンオフ時図６（ｃ）のように主直流
電源ＰＳ1 によって充電される図５中に示す寄生静電容
量Ｃs を持つ。このため図５（ｃ）に示すように主スイ
ッチング素子ＳＷ1 のターンオン時におけるＣs の放電
により、ｖi を主直流電源ＰＳ1 の電圧としたとき、１
／２Ｃs ｖi 2 の損失を発生する難点があり変換効率を
低下させる。
【０００４】
【発明の目的】本発明の目的とするところは、上記従来
技術の問題点を解決した、低損失，低ノイズのＤＣ−Ｄ
Ｃコンバータの提供にある。
技術の問題点を解決した、低損失，低ノイズのＤＣ−Ｄ
Ｃコンバータの提供にある。
【０００５】
【課題を解決するための本発明の手段】図１は本発明の
原理説明用の回路図であって、図５と同一符号部分は同
等部分を示す。本発明の特徴とするところは、図５によ
り前記した従来のＤＣ−ＤＣコンバータ回路において、
トランスＴに１次コイルＮ1 と同極性に巻かれた３次コ
イルＮ3 を設ける。そして３次コイルＮ3 の「・」印が
付けられている端子に補助直流電源ＰＳ2 の正極性が位
置するように補助直流電源ＰＳ2 と、３次コイルＮ3 お
よび補助スイッチング素子ＳＷ2 、即ち動作波形例を示
す図２（ｇ）（ｈ）のように、主スイッチング素子ＳＷ
1のターンオンより少し前にターンオンし、ＳＷ1 のタ
ーンオンの直後にターンオフされるようにした補助スイ
ッチング素子ＳＷ2 の直列回路を接続する。また２次コ
イルＮ2 と直列に補助スイッチング素子ＳＷ2 のオン時
リアクタンスが大となって、２次コイルＮ2 を開放状態
とするリアクトル、例えば可飽和リアクトＬ2 を設け
る。そしてこれらの回路と、ＦＥＴなどによる主スイッ
チング素子ＳＷ1 のもつ寄生静電容量Ｃs およびボディ
ダイオードＤs の利用により低損失化と低ノイズ化を達
成しようとするもので、ボディダイオードＤs などを持
たないスイッチング素子が用いられる場合にはＤs ，Ｃ
s に相当する素子が接続される。
原理説明用の回路図であって、図５と同一符号部分は同
等部分を示す。本発明の特徴とするところは、図５によ
り前記した従来のＤＣ−ＤＣコンバータ回路において、
トランスＴに１次コイルＮ1 と同極性に巻かれた３次コ
イルＮ3 を設ける。そして３次コイルＮ3 の「・」印が
付けられている端子に補助直流電源ＰＳ2 の正極性が位
置するように補助直流電源ＰＳ2 と、３次コイルＮ3 お
よび補助スイッチング素子ＳＷ2 、即ち動作波形例を示
す図２（ｇ）（ｈ）のように、主スイッチング素子ＳＷ
1のターンオンより少し前にターンオンし、ＳＷ1 のタ
ーンオンの直後にターンオフされるようにした補助スイ
ッチング素子ＳＷ2 の直列回路を接続する。また２次コ
イルＮ2 と直列に補助スイッチング素子ＳＷ2 のオン時
リアクタンスが大となって、２次コイルＮ2 を開放状態
とするリアクトル、例えば可飽和リアクトＬ2 を設け
る。そしてこれらの回路と、ＦＥＴなどによる主スイッ
チング素子ＳＷ1 のもつ寄生静電容量Ｃs およびボディ
ダイオードＤs の利用により低損失化と低ノイズ化を達
成しようとするもので、ボディダイオードＤs などを持
たないスイッチング素子が用いられる場合にはＤs ，Ｃ
s に相当する素子が接続される。
【０００６】
【作用】上記の如く補助スイッチング素子ＳＷ2 は図２
（ｇ）（ｈ）のように主スイッチング素子ＳＷ1 のター
ンオンより少し前にターンオンし、主スイッチング素子
ＳＷ1 のターンオン直後ターンオフするように構成され
ているから、補助スイッチング素子ＳＷ2 のターンオン
時、スイッチング素子ＳＷ1 はオフ状態にある。またＳ
Ｗ2 のターンオン時には、前記した可飽和リアクトルＬ
2 の作用により、２次コイルＮ2 は開放状態にある。従
って図２（ｈ）の時刻ｔ0 において補助スイッチング素
子ＳＷ2 をオンさせたとき、リーケージインダクタンス
Ｌ1 と主スイッチング素子ＳＷ1の寄生静電容量Ｃs と
の共振現象の発生により、１次コイルＮ1 に図２（ｃ）
に示すようにｔ0 から電流ｉ3 が流れ、これに伴い１次
コイルＮ1 に接続された回路、即ち主スイッチング素子
ＳＷ1 のオフ時、直流電源ＰＳ1 により図中の極性で充
電される寄生静電容量Ｃs と、１次コイルＮ1 および直
流電源ＰＳ1 の直列回路にも図２（ｂ）のように時刻ｔ
0 から相似の電流ｉ1 が流れ、これによって寄生静電容
量Ｃsに図２（ｄ）に示す電流ｉcsが流れる。従って補
助直流電源ＰＳ2 の電圧値によりこの電流値を選定すれ
ば、寄生静電容量Ｃs の充電電荷を放電させて主スイッ
チング素子ＳＷ1 を零電圧でターンオンさせることがで
き、ターンオン時のスイッチング損失を零にすることが
できる。即ち今補助スイッチング素子ＳＷ2 のターンオ
ン直前におけるその両端電圧が、主直流電源ＰＳ1 の電
圧ｖi と等しいものとし、補助直流電源ＰＳ2 の電圧を
ｖa 、１次コイルＮ1 の巻数をｎ1 、３次コイルＮ3 の
巻数をｎ3 にすれば、補助スイッチング素子ＳＷ2 のタ
ーンオン時トランスＴの１次コイルＮ1 には ｖn1＝ｖa ×ｎ1 ／ｎ3 ……（１） の電圧を発生する。このため図１の回路は図３の等価回
路図、即ち電圧ｖn1を電源としてこれに、補助スイッチ
ング素子ＳＷ2 ' とリーケージインダクタンスＬ1 、主
直流電源ＰＳ1 、およびボディダイオードＤs と寄生静
電容量Ｃs との並列回路を直列に接続した回路と等価に
なる。そこで今（１）式によって与えられる電圧ｖn1を
主直流電源ＰＳ1 の電圧ｖi より大きくすれば、主直流
電源ＰＳ1 の電圧ｖi まで充電されている寄生静電容量
Ｃs は零電圧まで放電され、またボディダイオードＤs
は導通状態になる。従って図２（ｇ）（ｈ）のように時
刻ｔ1 における補助スイッチング素子ＳＷ2 のターンオ
フ直前の時刻ｔ2 において主スイッチング素子ＳＷ1 を
オンすれば零電圧スイッチングとなり、スイッチング損
失を零にすることができる。またこのとき補助スイッチ
ング素子ＳＷ2 を流れる電流は正弦波状になるためその
損失は少ない。次に主スイッチング素子ＳＷ1 が、図２
（ｇ）の時刻ｔ3 においてターンオフしたときの動作に
ついて説明する。図２の時刻ｔ2 からｔ3 の主スイッチ
ング素子ＳＷ1 のオン期間においては、トランスＴの２
次コイルＮ2 を介して負荷に電力が供給されるが、この
とき寄生静電容量Ｃs には電流が流れず、その電圧はほ
ぼ零である。時刻ｔ3 においてスイッチング素子ＳＷ1
がオフ動作を開始すると、それまで主スイッチング素子
ＳＷ1 を介して１次コイルＮ1 に流れていた直流電源Ｐ
Ｓ1 からの電流ｉ1 ' は、図２（ｄ）のように寄生静電
容量Ｃs の充電電流として流れる。ここで寄生静電容量
Ｃs が十分大きい場合には主スイッチング素子ＳＷ1 の
電圧がほぼ零に近い状態のもとに主スイッチング素子Ｓ
Ｗ1 の電流が切られることになり、ターンオン時と同様
にターンオフ時においても零電圧スイッチングになる。
なお図１の回路の場合寄生静電容量Ｃs を大きくして
も、主スイッチング素子のターンオン時零電圧スイッチ
ングが可能であるため、ターンオン時の損失を増加させ
ることなくターンオフ時の損失を減少させることができ
る。従ってまた図２（ａ）に示すようにターンオフ時の
主スイッチング素子ＳＷ1 の電圧波形はサージのない滑
らかな波形となり、スイッチングノイズも軽減される。
次に本発明の実施例について説明する。
（ｇ）（ｈ）のように主スイッチング素子ＳＷ1 のター
ンオンより少し前にターンオンし、主スイッチング素子
ＳＷ1 のターンオン直後ターンオフするように構成され
ているから、補助スイッチング素子ＳＷ2 のターンオン
時、スイッチング素子ＳＷ1 はオフ状態にある。またＳ
Ｗ2 のターンオン時には、前記した可飽和リアクトルＬ
2 の作用により、２次コイルＮ2 は開放状態にある。従
って図２（ｈ）の時刻ｔ0 において補助スイッチング素
子ＳＷ2 をオンさせたとき、リーケージインダクタンス
Ｌ1 と主スイッチング素子ＳＷ1の寄生静電容量Ｃs と
の共振現象の発生により、１次コイルＮ1 に図２（ｃ）
に示すようにｔ0 から電流ｉ3 が流れ、これに伴い１次
コイルＮ1 に接続された回路、即ち主スイッチング素子
ＳＷ1 のオフ時、直流電源ＰＳ1 により図中の極性で充
電される寄生静電容量Ｃs と、１次コイルＮ1 および直
流電源ＰＳ1 の直列回路にも図２（ｂ）のように時刻ｔ
0 から相似の電流ｉ1 が流れ、これによって寄生静電容
量Ｃsに図２（ｄ）に示す電流ｉcsが流れる。従って補
助直流電源ＰＳ2 の電圧値によりこの電流値を選定すれ
ば、寄生静電容量Ｃs の充電電荷を放電させて主スイッ
チング素子ＳＷ1 を零電圧でターンオンさせることがで
き、ターンオン時のスイッチング損失を零にすることが
できる。即ち今補助スイッチング素子ＳＷ2 のターンオ
ン直前におけるその両端電圧が、主直流電源ＰＳ1 の電
圧ｖi と等しいものとし、補助直流電源ＰＳ2 の電圧を
ｖa 、１次コイルＮ1 の巻数をｎ1 、３次コイルＮ3 の
巻数をｎ3 にすれば、補助スイッチング素子ＳＷ2 のタ
ーンオン時トランスＴの１次コイルＮ1 には ｖn1＝ｖa ×ｎ1 ／ｎ3 ……（１） の電圧を発生する。このため図１の回路は図３の等価回
路図、即ち電圧ｖn1を電源としてこれに、補助スイッチ
ング素子ＳＷ2 ' とリーケージインダクタンスＬ1 、主
直流電源ＰＳ1 、およびボディダイオードＤs と寄生静
電容量Ｃs との並列回路を直列に接続した回路と等価に
なる。そこで今（１）式によって与えられる電圧ｖn1を
主直流電源ＰＳ1 の電圧ｖi より大きくすれば、主直流
電源ＰＳ1 の電圧ｖi まで充電されている寄生静電容量
Ｃs は零電圧まで放電され、またボディダイオードＤs
は導通状態になる。従って図２（ｇ）（ｈ）のように時
刻ｔ1 における補助スイッチング素子ＳＷ2 のターンオ
フ直前の時刻ｔ2 において主スイッチング素子ＳＷ1 を
オンすれば零電圧スイッチングとなり、スイッチング損
失を零にすることができる。またこのとき補助スイッチ
ング素子ＳＷ2 を流れる電流は正弦波状になるためその
損失は少ない。次に主スイッチング素子ＳＷ1 が、図２
（ｇ）の時刻ｔ3 においてターンオフしたときの動作に
ついて説明する。図２の時刻ｔ2 からｔ3 の主スイッチ
ング素子ＳＷ1 のオン期間においては、トランスＴの２
次コイルＮ2 を介して負荷に電力が供給されるが、この
とき寄生静電容量Ｃs には電流が流れず、その電圧はほ
ぼ零である。時刻ｔ3 においてスイッチング素子ＳＷ1
がオフ動作を開始すると、それまで主スイッチング素子
ＳＷ1 を介して１次コイルＮ1 に流れていた直流電源Ｐ
Ｓ1 からの電流ｉ1 ' は、図２（ｄ）のように寄生静電
容量Ｃs の充電電流として流れる。ここで寄生静電容量
Ｃs が十分大きい場合には主スイッチング素子ＳＷ1 の
電圧がほぼ零に近い状態のもとに主スイッチング素子Ｓ
Ｗ1 の電流が切られることになり、ターンオン時と同様
にターンオフ時においても零電圧スイッチングになる。
なお図１の回路の場合寄生静電容量Ｃs を大きくして
も、主スイッチング素子のターンオン時零電圧スイッチ
ングが可能であるため、ターンオン時の損失を増加させ
ることなくターンオフ時の損失を減少させることができ
る。従ってまた図２（ａ）に示すようにターンオフ時の
主スイッチング素子ＳＷ1 の電圧波形はサージのない滑
らかな波形となり、スイッチングノイズも軽減される。
次に本発明の実施例について説明する。
【０００７】
【実施例】図４は定電圧制御機能をもたせた本発明の一
実施例の回路図であって、図においてＰＳ1 は直流電
源、Ｔはトランス、Ｎ1 はその１次コイル、Ｎ2 は２次
コイル、Ｎ3 は３次コイルであって、例えば１次コイル
Ｎ1 と３次コイルＮ3 間のカップリングを良くし、２次
コイルＮ2 と３次コイルＮ3 間のカップリングを悪くし
て２次コイルのリーケージインダクタンスを制御し前記
図１により説明した２次コイル開放用の可飽和リアクト
ルＬ2 に相当する機能をもたせている。ＤＦは整流平滑
回路で、ダイオードＤ1 ，Ｄ2 、チョークＬ0 、コンデ
ンサＣ0 などから形成される。ＤＶは出力電圧検出回路
であって、このうちＲ4 ，Ｒ5は出力電圧の分圧抵抗、
Ａ3 は誤差増幅器、Ｖr は出力電圧設定用基準電圧源で
あって、誤差増幅器Ａ3 の出力には基準電圧と出力電圧
との誤差電圧が送出される。ＰＣは光カップラ、Ａ1 は
スイッチング素子の駆動信号発生回路であって、光カッ
プラにより伝送される誤差信号をうけ、スイッチング素
子の駆動信号を送出する。Ｒ6 は抵抗、Ｃ4 はコンデン
サで、これらで駆動信号発生回路Ａ1 からの信号の遅延
回路を形成する。Ａ2 はバッファ増幅器、Ｑ1 は主スイ
ッチング素子ＳＷであるＦＥＴであって、Ｃs はその寄
生静電容量、Ｄs はボディダイオードである。Ｑ2 は補
助スイッチング素子ＳＷ2 であるＦＥＴであって、その
ゲートには直接駆動信号発生回路Ａ1 からの駆動信号が
加えられる。そしてＤＣ−ＤＣコンバータの動作の一過
程において前記したように図２（ｈ）のように時刻ｔ0
において補助ＦＥＴＳＷ2 のターンオンが行われ、ｔ2
においてターンオフが行われる。また遅延回路を介して
与えられる駆動信号により、図２（ｇ）のように時刻ｔ
1 において主スイッチング素子ＳＷ1 のターンオンが行
われ、時刻ｔ3 においてターンオフが行われる。Ｃ5 は
平滑用コンデンサで、トランスＴの３次コイルＮ3 に生
ずる電圧を補助ＦＥＴＳＷ2 のボディダイオードＤs を
利用して整流した出力を平滑して、前記図１における補
助直流電源ＰＳ2 相当の電源を作り、またこの電圧を駆
動信号発生回路Ａ1 、バッファ増幅器Ａ2 などの電源と
して用いている。なおトランスＴに４次コイルを設け
て、その出力電圧を整流平滑して補助直流電流電流とす
ることができる。以上本発明を説明したが、本発明は他
の方式のＤＣ−ＤＣコンバータ例えばフライバック式、
ブリッジ形コンバータ等に適用して同様な効果を奏する
ことができる。
実施例の回路図であって、図においてＰＳ1 は直流電
源、Ｔはトランス、Ｎ1 はその１次コイル、Ｎ2 は２次
コイル、Ｎ3 は３次コイルであって、例えば１次コイル
Ｎ1 と３次コイルＮ3 間のカップリングを良くし、２次
コイルＮ2 と３次コイルＮ3 間のカップリングを悪くし
て２次コイルのリーケージインダクタンスを制御し前記
図１により説明した２次コイル開放用の可飽和リアクト
ルＬ2 に相当する機能をもたせている。ＤＦは整流平滑
回路で、ダイオードＤ1 ，Ｄ2 、チョークＬ0 、コンデ
ンサＣ0 などから形成される。ＤＶは出力電圧検出回路
であって、このうちＲ4 ，Ｒ5は出力電圧の分圧抵抗、
Ａ3 は誤差増幅器、Ｖr は出力電圧設定用基準電圧源で
あって、誤差増幅器Ａ3 の出力には基準電圧と出力電圧
との誤差電圧が送出される。ＰＣは光カップラ、Ａ1 は
スイッチング素子の駆動信号発生回路であって、光カッ
プラにより伝送される誤差信号をうけ、スイッチング素
子の駆動信号を送出する。Ｒ6 は抵抗、Ｃ4 はコンデン
サで、これらで駆動信号発生回路Ａ1 からの信号の遅延
回路を形成する。Ａ2 はバッファ増幅器、Ｑ1 は主スイ
ッチング素子ＳＷであるＦＥＴであって、Ｃs はその寄
生静電容量、Ｄs はボディダイオードである。Ｑ2 は補
助スイッチング素子ＳＷ2 であるＦＥＴであって、その
ゲートには直接駆動信号発生回路Ａ1 からの駆動信号が
加えられる。そしてＤＣ−ＤＣコンバータの動作の一過
程において前記したように図２（ｈ）のように時刻ｔ0
において補助ＦＥＴＳＷ2 のターンオンが行われ、ｔ2
においてターンオフが行われる。また遅延回路を介して
与えられる駆動信号により、図２（ｇ）のように時刻ｔ
1 において主スイッチング素子ＳＷ1 のターンオンが行
われ、時刻ｔ3 においてターンオフが行われる。Ｃ5 は
平滑用コンデンサで、トランスＴの３次コイルＮ3 に生
ずる電圧を補助ＦＥＴＳＷ2 のボディダイオードＤs を
利用して整流した出力を平滑して、前記図１における補
助直流電源ＰＳ2 相当の電源を作り、またこの電圧を駆
動信号発生回路Ａ1 、バッファ増幅器Ａ2 などの電源と
して用いている。なおトランスＴに４次コイルを設け
て、その出力電圧を整流平滑して補助直流電流電流とす
ることができる。以上本発明を説明したが、本発明は他
の方式のＤＣ−ＤＣコンバータ例えばフライバック式、
ブリッジ形コンバータ等に適用して同様な効果を奏する
ことができる。
【発明の効果】以上から明らかなように本発明によれば
スイッチング素子の零電圧スイッチングが達成されて、
低スイッチング損失、低ノイズのＤＣ−ＤＣコンバータ
を得ることができ、通信回路，コンピュータなどの分野
に好適する高効率，低ノイズの電源を提供することがで
きる。
スイッチング素子の零電圧スイッチングが達成されて、
低スイッチング損失、低ノイズのＤＣ−ＤＣコンバータ
を得ることができ、通信回路，コンピュータなどの分野
に好適する高効率，低ノイズの電源を提供することがで
きる。
【図１】オンオン式ＤＣ−ＤＣコンバータにおける本発
明の回路図である。
明の回路図である。
【図２】図１の回路の動作波形例図である。
【図３】図１の回路における主スイッチング素子ＳＷ1
のターンオン時の等価回路図である。
のターンオン時の等価回路図である。
【図４】本発明の一実施例回路図である。
【図５】従来のオンオン式ＤＣ−ＤＣコンバータの回路
図である。
図である。
【図６】図５の回路の動作波形例図である。
ＰＳ1 主直流電源 Ｔ トランス Ｎ1 １次コイル Ｎ2 ２次コイル Ｎ3 ３次コイル ＳＷ1 主スイッチング素子 Ｄs ダイオード Ｃs 静電容量 Ｒ1 抵抗 Ｒ2 抵抗 Ｒ3 抵抗 Ｃ1 コンデンサ Ｃ2 コンデンサ Ｃ3 コンデンサ ＤＦ 整流平滑回路 Ｄ1 ダイオード Ｄ2 ダイオード Ｄ3 ダイオード Ｌ0 チョーク Ｃ0 コンデンサ Ｌ1 インダクタンス ＳＷ2 補助スイッチング素子 ＰＳ2 補助直流電源 ＤＶ 出力電圧検出回路 Ｒ4 分圧抵抗 Ｒ5 分圧抵抗 Ｖr 出力電圧設定用基準電源 Ａ3 誤差増幅器 ＰＣ 光カップラ Ａ1 駆動信号発生回路 Ｒ6 抵抗 Ｃ4 コンデンサ Ａ2 バッファ増幅器 Ｑ1 ＦＥＴ Ｑ2 ＦＥＴ Ｃ5 平滑用コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/16 Ｈ０３Ｋ 17/16 Ｆ (72)発明者 村上 直樹 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−273863（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28 H03K 17/16
Claims (4)
- 【請求項１】 主直流電源とトランスの１次コイルの直
列回路を主スイッチング素子によりオンオフし、トラン
スの２次コイルの出力電圧を整流平滑して負荷に電力を
供給するＤＣ−ＤＣコンバータにおいて、前記主スイッ
チング素子としてボディダイオードと寄生静電容量を備
えるか、またはこれに代わるダイオードと静電容量を接
続した主スイッチング素子を使用すると共に、前記トラ
ンスには３次コイルを設けて、これに補助直流電源と前
記スイッチング素子のターンオン以前にターンオンし、
前記主スイッチング素子のターンオンの直後ターンオフ
される補助スイッチング素子の直列回路を接続し、また
前記トランスの２次コイルと整流平滑回路間には、前記
補助スイッチング素子のターンオン時２次コイル開放用
のリアクタンスを設けて、前記主スイッチング素子のタ
ーンオン以前における補助スイッチング素子のターンオ
ン時、前記主スイッチング素子の寄生静電容量またはこ
れに代えて接続されたコンデンサの充電電荷を、前記主
直流電源回路に流すようにしたこと特徴とするＤＣ−Ｄ
Ｃコンバータ。 - 【請求項２】 請求項１において２次コイル開放用リア
クタンスとして、トランスの２次コイルのリーケージイ
ンダクタンスを調整して用いることを特徴とするＤＣ−
ＤＣコンバータ。 - 【請求項３】 請求項１において、補助直流電源をトラ
ンスの３次コイルの出力を整流平滑して得ることを特徴
とするＤＣ−ＤＣコンバータ。 - 【請求項４】 請求項１において、補助直流電源をトラ
ンスに４次コイルを設け、その出力を整流平滑して得る
ことを特徴とするＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095011A JP3004759B2 (ja) | 1991-04-02 | 1991-04-02 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095011A JP3004759B2 (ja) | 1991-04-02 | 1991-04-02 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04308462A JPH04308462A (ja) | 1992-10-30 |
| JP3004759B2 true JP3004759B2 (ja) | 2000-01-31 |
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ID=14126020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095011A Expired - Fee Related JP3004759B2 (ja) | 1991-04-02 | 1991-04-02 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004759B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113541501B (zh) * | 2021-07-09 | 2023-02-10 | 无锡芯朋微电子股份有限公司 | 一种反激式开关电源及提高其转换效率的控制方法、电路 |
-
1991
- 1991-04-02 JP JP3095011A patent/JP3004759B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04308462A (ja) | 1992-10-30 |
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