JPH04169952A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04169952A JPH04169952A JP2297398A JP29739890A JPH04169952A JP H04169952 A JPH04169952 A JP H04169952A JP 2297398 A JP2297398 A JP 2297398A JP 29739890 A JP29739890 A JP 29739890A JP H04169952 A JPH04169952 A JP H04169952A
- Authority
- JP
- Japan
- Prior art keywords
- value
- output
- interrupt
- outputted
- program counter
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ（以下マイコンと略す）
に関し、特にプログラムカウンタ（以下ＰＣと略す）値
のシリアル出力回路に関する。
に関し、特にプログラムカウンタ（以下ＰＣと略す）値
のシリアル出力回路に関する。
従来では、周辺装置からの割込処理要求を割込制御装置
が、受は付けると、割込ルーチン前のＰＣ値はスタック
ポインタの示すメモリ番地に格納される。
が、受は付けると、割込ルーチン前のＰＣ値はスタック
ポインタの示すメモリ番地に格納される。
従って、割込ルーチン内で、プログラムによりスタック
ポインタの示した番地より、前記ＰＣ値を読んで来て、
シリアルデータ出力装置に書く事により、出力していた
。
ポインタの示した番地より、前記ＰＣ値を読んで来て、
シリアルデータ出力装置に書く事により、出力していた
。
このような従来のＰＣ値のシリアル出力回路では、割込
ルーチン内で、プログラムによりＰＣ値を出力する構成
になっているため、本来の仕事以外のプログラム処理も
実行する事になり、仕事効率が悪くなるという問題点が
あった。
ルーチン内で、プログラムによりＰＣ値を出力する構成
になっているため、本来の仕事以外のプログラム処理も
実行する事になり、仕事効率が悪くなるという問題点が
あった。
本発明の目的は、前記問題点を解決し、仕事効率を向上
゛させたマイクロコンピュータを提供することにある。
゛させたマイクロコンピュータを提供することにある。
本１明のマイコンの構成は、プログラム及びデータを記
憶するメモリと、このメモリの番地を指定しプログラム
の実行順序を制御するＰＣと、前記プログラムに基づき
処理を実行する中央処理装置と、周辺装置からの割込処
理要求を制御する割込制御装置とを備えたマイコンにお
いて、前記割込制御装置の出力によりＰＣ値をラッチし
てシリアルに出力する手段を設けたことを特徴とする。
憶するメモリと、このメモリの番地を指定しプログラム
の実行順序を制御するＰＣと、前記プログラムに基づき
処理を実行する中央処理装置と、周辺装置からの割込処
理要求を制御する割込制御装置とを備えたマイコンにお
いて、前記割込制御装置の出力によりＰＣ値をラッチし
てシリアルに出力する手段を設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のマイクロコンピュータのブ
ロック図である。
ロック図である。
第２図は第１図の一実施例のＰＣ部分のブロック図であ
る。
る。
第１図において、本実施例のマイクロコンピュータは、
メモリ部１と、プログラムカウンタ２と、中央処理装置
部３と、周辺装置４と、割込制御装置部５と、スタック
ポインタ６と、シフトレジスタ７と、シフトクロック制
御装置部８と、フリップフロップ回路９と、出力端子と
を含み、構成される。
メモリ部１と、プログラムカウンタ２と、中央処理装置
部３と、周辺装置４と、割込制御装置部５と、スタック
ポインタ６と、シフトレジスタ７と、シフトクロック制
御装置部８と、フリップフロップ回路９と、出力端子と
を含み、構成される。
第２図において、第１図の回路ブロックをより詳細に示
す。プログラムカウンタ２の値をラッチするシフトレジ
スタ７、Ｄ型フリップフロップからなるフリップフロッ
プ回路９等が、示されている。（第１図と同じ部分は、
同一の算用数字を付す。） プログラム及びデータを記憶するメモリ部１と、このメ
モリの番地を指定し、プログラムの実行順序を制御する
プログラムカウンタ（ＰＣ）２に、前記プログラムに基
づいて、中央処理装置部３で各種処理が実行される。
す。プログラムカウンタ２の値をラッチするシフトレジ
スタ７、Ｄ型フリップフロップからなるフリップフロッ
プ回路９等が、示されている。（第１図と同じ部分は、
同一の算用数字を付す。） プログラム及びデータを記憶するメモリ部１と、このメ
モリの番地を指定し、プログラムの実行順序を制御する
プログラムカウンタ（ＰＣ）２に、前記プログラムに基
づいて、中央処理装置部３で各種処理が実行される。
今、周辺装置部４から割込処理要求が発生すると、割込
制御装置部５に発生した事が伝えられ、プログラムの介
在なしにＰＣ値をスタックポインタ６の示すメモリ部１
の番地に格納し、ＰＣ２には割込処理ルーチンのプログ
ラムメモリの先頭番地をメモリ部１より転送して、割込
処理ルーチンを実行する。
制御装置部５に発生した事が伝えられ、プログラムの介
在なしにＰＣ値をスタックポインタ６の示すメモリ部１
の番地に格納し、ＰＣ２には割込処理ルーチンのプログ
ラムメモリの先頭番地をメモリ部１より転送して、割込
処理ルーチンを実行する。
本実施例では、割込処理要求が発生した事が割込制御装
置部５に伝えられると、前記処理以外に割込処理ルーチ
ンの先頭番地をＰＣ２に転送する前に、ＰＣ２の値をシ
フトレジスタ７にラッチ（転送）する指令を出す。それ
により、第２図に示すようにＰＣ値の最上位に１ビツト
“Ｏ”の固定データを付加してラッチする。同時に割込
制御装置５より、シフトクロック制御装置部８からシフ
トレジスタ７、フリップフロップ回路９にクロックを供
給する指令を出す。それにより、前述でラッチしたＰＣ
値を最初に１ビツト“０”出力後、次々と出力して行（
。シフトレジスタ７は、第２図に示すようにＰＣ値の最
下位に１ビツト“１”の固定データ付加した構成の為、
シフトクロック制御装置部８にて、出力端子より、最初
に“０”、次にＰＣ値、その後に“１”を出力した時点
で、クロックは停止して、出力は“１”で終了する。
置部５に伝えられると、前記処理以外に割込処理ルーチ
ンの先頭番地をＰＣ２に転送する前に、ＰＣ２の値をシ
フトレジスタ７にラッチ（転送）する指令を出す。それ
により、第２図に示すようにＰＣ値の最上位に１ビツト
“Ｏ”の固定データを付加してラッチする。同時に割込
制御装置５より、シフトクロック制御装置部８からシフ
トレジスタ７、フリップフロップ回路９にクロックを供
給する指令を出す。それにより、前述でラッチしたＰＣ
値を最初に１ビツト“０”出力後、次々と出力して行（
。シフトレジスタ７は、第２図に示すようにＰＣ値の最
下位に１ビツト“１”の固定データ付加した構成の為、
シフトクロック制御装置部８にて、出力端子より、最初
に“０”、次にＰＣ値、その後に“１”を出力した時点
で、クロックは停止して、出力は“１”で終了する。
従って、外部に出力されるデータとしては、最初に１ビ
ツト“０”を出力後、ＰＣ値データを出力し、その後に
１ビツト“１”を出力し ｕｌ”を出力保持する。本動
作は、割込処理要求が発生する毎に、その時実行してい
たＰＣ値を同様にして外部にシリアル出力する。
ツト“０”を出力後、ＰＣ値データを出力し、その後に
１ビツト“１”を出力し ｕｌ”を出力保持する。本動
作は、割込処理要求が発生する毎に、その時実行してい
たＰＣ値を同様にして外部にシリアル出力する。
以上説明したように、本発明は、割込処理要求が発生し
た時のＰＣ値をプログラムの介在無しにハード的に特定
端子から出力出来る様にしたので、プログラムの追加無
しに即ち仕事の効率を落とさずに、今実行されているプ
ログラム番地が確認出来るという効果があり、又、それ
により、プログラムのデパック効率が向上し、プログラ
ム的なバグの発見がしやすくなるという効果がある。
た時のＰＣ値をプログラムの介在無しにハード的に特定
端子から出力出来る様にしたので、プログラムの追加無
しに即ち仕事の効率を落とさずに、今実行されているプ
ログラム番地が確認出来るという効果があり、又、それ
により、プログラムのデパック効率が向上し、プログラ
ム的なバグの発見がしやすくなるという効果がある。
第１図は本発明の一実施例のマイクロコンピュータのブ
ロック図、第２図は第１図の一実施例の２０部分とその
周辺をより詳細に示したブロック図である。 １・・・メモリ部、２・・・プログラムカウンタ（ＰＣ
）、３・・・中央処理装置部、４・・・周辺装置部、５
・・・割込制御装置部、６・・・スタックポインタ、７
・・・シフトレジスタ、８・・・シフトクロック制御装
置部、９・・・フリップフロップ回路。
ロック図、第２図は第１図の一実施例の２０部分とその
周辺をより詳細に示したブロック図である。 １・・・メモリ部、２・・・プログラムカウンタ（ＰＣ
）、３・・・中央処理装置部、４・・・周辺装置部、５
・・・割込制御装置部、６・・・スタックポインタ、７
・・・シフトレジスタ、８・・・シフトクロック制御装
置部、９・・・フリップフロップ回路。
Claims (1)
- 【特許請求の範囲】 １、プログラム及びデータを記憶するメモリと、前記メ
モリの番地を指定し前記プログラムの実行順序を制御す
るプログラムカウンタと、前記プログラムに基づき処理
を実行する中央処理装置と、周辺装置からの割込処理要
求を制御する割込制御装置とを備えたマイクロコンピュ
ータにおいて、前記プログラムカウンタの値を前記割込
制御装置の出力により、ラッチしてシリアルに出力する
手段を設けたことを特徴とするマイクロコンピュータ。 ２、プログラムカウンタの値をラッチしてシリアルに出
力する手段が、シフトレジスタである請求項１記載のマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297398A JPH04169952A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297398A JPH04169952A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169952A true JPH04169952A (ja) | 1992-06-17 |
Family
ID=17845981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297398A Pending JPH04169952A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169952A (ja) |
-
1990
- 1990-11-02 JP JP2297398A patent/JPH04169952A/ja active Pending
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