JPH04167619A - 半導体集積回路の使用方法 - Google Patents
半導体集積回路の使用方法Info
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- JPH04167619A JPH04167619A JP2290460A JP29046090A JPH04167619A JP H04167619 A JPH04167619 A JP H04167619A JP 2290460 A JP2290460 A JP 2290460A JP 29046090 A JP29046090 A JP 29046090A JP H04167619 A JPH04167619 A JP H04167619A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はＥＣＬ入出力バッファを備えている半導体集積
回路に関するものである。
回路に関するものである。
（従来の技術）
一般に、ＳＲＡＭやＣＰＵ等の装置に外部からＥ ＣＬ
（ＥＩＩＩｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ
）レベルの人力信号を人力したり、上記装置から外部に
ＥＣＬレベルの出力信号を出力する場合にＥＣＬ入力バ
ッファＥＣＬ出力バッファが各々用いられる。
（ＥＩＩＩｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ
）レベルの人力信号を人力したり、上記装置から外部に
ＥＣＬレベルの出力信号を出力する場合にＥＣＬ入力バ
ッファＥＣＬ出力バッファが各々用いられる。
このようなＥＣＬ入力バッファＥＣＬ出力バッファを各
々第４図及び第５図に示す。第４図に示すＥＣＬ入力バ
ッファＣＬレベルの入力信号をＣＭＯＳレベルの出力信
号に変換するものであって、ダイオード４３ａ、’４３
ｂと、抵抗４３ｃと、トランジスタ４４ａ、４４ｂ、４
４ｃ。
々第４図及び第５図に示す。第４図に示すＥＣＬ入力バ
ッファＣＬレベルの入力信号をＣＭＯＳレベルの出力信
号に変換するものであって、ダイオード４３ａ、’４３
ｂと、抵抗４３ｃと、トランジスタ４４ａ、４４ｂ、４
４ｃ。
４５ ａ、 ４５ ｂ、 ４５ ｃと、トランジスタ
４６ａと、抵抗４５ｂ、４６Ｃと、トランジスタ４７ａ
。
４６ａと、抵抗４５ｂ、４６Ｃと、トランジスタ４７ａ
。
４７ｂからなるＣＭＯ５回路と、トランジスタ４８ａ、
４８ｂからなるＣＭＯ５回路とを有しており、端子４１
に接続される第１の電源（例えばＯＶの電源）と、端子
４２に接続される第２の電源（例えば−５，０■の電源
）によって駆動される。第５図に示すＥＣＬ出力バッフ
ァはＣＭＯＳレベルの入力信号をＥＣＬレベルの出力信
号に変換するものであって、トランジスタ５３ａ。
４８ｂからなるＣＭＯ５回路とを有しており、端子４１
に接続される第１の電源（例えばＯＶの電源）と、端子
４２に接続される第２の電源（例えば−５，０■の電源
）によって駆動される。第５図に示すＥＣＬ出力バッフ
ァはＣＭＯＳレベルの入力信号をＥＣＬレベルの出力信
号に変換するものであって、トランジスタ５３ａ。
５３ｂ、５３ｄと、抵抗５３ｃ、５５ａと、トランジス
タ５４ａ、５４ｂ、５５ｂ、５６ａと、抵抗５６ｂと、
ダイオード５７ａ、５７ｂとを有しており、端子５１に
接続される第１の電源と、端子５２に接続される第２の
電源によって駆動される。なお、ＥＣＬ入出力バッファ
としては上記人出力バッファの他に、ＥＣＬレベルの入
力信号を受けてＥＣＬレベルの出力信号を出力するもの
もある。又、ＥＣＬ入出力バッファとしてはｍ（≧２）
個の電源によって駆動されるものもある。
タ５４ａ、５４ｂ、５５ｂ、５６ａと、抵抗５６ｂと、
ダイオード５７ａ、５７ｂとを有しており、端子５１に
接続される第１の電源と、端子５２に接続される第２の
電源によって駆動される。なお、ＥＣＬ入出力バッファ
としては上記人出力バッファの他に、ＥＣＬレベルの入
力信号を受けてＥＣＬレベルの出力信号を出力するもの
もある。又、ＥＣＬ入出力バッファとしてはｍ（≧２）
個の電源によって駆動されるものもある。
このようなＥＣＬ入出力バッファを有している従来の半
導体集積回路を第３図に示す。この半導体集積回路は、
ＬＳＩチップ１上に設けられており、通常時に使用され
るＥＣＬ入力バッファ６１・・６ と、通常に使用され
るＥＣＬ出力バツファ８１、・・８ｏと、テスト時に使
用されるテスト用のＥＣＬ入力ハッファ２６１．・・・
２６ｎと、テスト用のＥＣＬ出力バッファ２８１．・・
・２８．とを有している。入力バッファ６．（ｉ＝１．
・・・ｎ）は電源パッド３ａを介して供給される第１の
電源電圧及び電源バット’３ｂを介して供給される第２
の電源電圧によって駆動され、通常時にパッド２−
（ｉ−１，−ｎ）を介して入力されるＥＣＬルル レベルの人力信号をレベル変換もしくは波形整形して、
コア部に設けられた装置（例えば、ＣＰＵ等）７に伝え
る。又、出力ハッファ８．（ｉ＝１゜・・・ｎ）は電源
パッド１３ａを介して供給される第１の電源電圧及び電
源パッド１３ｂを介して供給される第２の電源電圧によ
って駆動され、通常時装置７から送出される信号をＥＣ
Ｌレベルの出力信号にレベル変換してパッド１０．を介
して外部に出力する。
導体集積回路を第３図に示す。この半導体集積回路は、
ＬＳＩチップ１上に設けられており、通常時に使用され
るＥＣＬ入力バッファ６１・・６ と、通常に使用され
るＥＣＬ出力バツファ８１、・・８ｏと、テスト時に使
用されるテスト用のＥＣＬ入力ハッファ２６１．・・・
２６ｎと、テスト用のＥＣＬ出力バッファ２８１．・・
・２８．とを有している。入力バッファ６．（ｉ＝１．
・・・ｎ）は電源パッド３ａを介して供給される第１の
電源電圧及び電源バット’３ｂを介して供給される第２
の電源電圧によって駆動され、通常時にパッド２−
（ｉ−１，−ｎ）を介して入力されるＥＣＬルル レベルの人力信号をレベル変換もしくは波形整形して、
コア部に設けられた装置（例えば、ＣＰＵ等）７に伝え
る。又、出力ハッファ８．（ｉ＝１゜・・・ｎ）は電源
パッド１３ａを介して供給される第１の電源電圧及び電
源パッド１３ｂを介して供給される第２の電源電圧によ
って駆動され、通常時装置７から送出される信号をＥＣ
Ｌレベルの出力信号にレベル変換してパッド１０．を介
して外部に出力する。
一方、テスト用の入力バッファ２６．（ｉ＝１゜・・ｎ
）は電源パッド２３ａを介して供給される第１の電源電
圧及び電源パッド２３ｂを介して供給される第２の電源
電圧によって駆動され、テスト時にパッド２２ を介し
て人力されるＥＣＬレベルの入力信号をレベル変換もし
くは波形整形して装置７に伝える。又、テスト用の出力
バッファ２８、（ｉ＝１．・・・ｎ）は電源パッド３３
ａを介して供給される第１の電源電圧及び電源パッド３
３ｂを介して供給される第２の電源電圧によりて駆動さ
れ、テスト時に装置７から送出される信号をＥＣＬレベ
ルの出力信号にレベル変換してバット３０ を介して外
部に出力する。なお、入力バソファ６Ｉ、・・６．、出
力バッファ８１．・・・８ 、テスト用の入力バッファ
２６１．・・２６ｏ１及びテスト用の出力バッファ２８
１．・・２８ｎの、第１の電源電圧が付加される各々の
端子は共通の電源供給線３５ａに接続されており、各バ
ッファの第２の電源電圧が付加される各々の端子は共通
の電源供給線３５ｂに接続されている。
）は電源パッド２３ａを介して供給される第１の電源電
圧及び電源パッド２３ｂを介して供給される第２の電源
電圧によって駆動され、テスト時にパッド２２ を介し
て人力されるＥＣＬレベルの入力信号をレベル変換もし
くは波形整形して装置７に伝える。又、テスト用の出力
バッファ２８、（ｉ＝１．・・・ｎ）は電源パッド３３
ａを介して供給される第１の電源電圧及び電源パッド３
３ｂを介して供給される第２の電源電圧によりて駆動さ
れ、テスト時に装置７から送出される信号をＥＣＬレベ
ルの出力信号にレベル変換してバット３０ を介して外
部に出力する。なお、入力バソファ６Ｉ、・・６．、出
力バッファ８１．・・・８ 、テスト用の入力バッファ
２６１．・・２６ｏ１及びテスト用の出力バッファ２８
１．・・２８ｎの、第１の電源電圧が付加される各々の
端子は共通の電源供給線３５ａに接続されており、各バ
ッファの第２の電源電圧が付加される各々の端子は共通
の電源供給線３５ｂに接続されている。
（発明か解決しようとする課題）
第４図及び第５図からも分かるようにＥＣＬ人出力出力
バッファ動電圧が付加されている限り電流が流れる構造
となっているため、テスト用のＥＣＬ入出力バッファを
有している従来の半導体集積回路においては、この半導
体集積回路をシステムに実装後でも、テスト用のＥＣＬ
入出力バッファに電流か流れ、無駄に電力を消費すると
いう問題かあった。
バッファ動電圧が付加されている限り電流が流れる構造
となっているため、テスト用のＥＣＬ入出力バッファを
有している従来の半導体集積回路においては、この半導
体集積回路をシステムに実装後でも、テスト用のＥＣＬ
入出力バッファに電流か流れ、無駄に電力を消費すると
いう問題かあった。
本発明は上記問題点を考慮してなされたものであって、
消費電力を可及的に減少することのできる半導体集積回
路を提供することを目的とする。
消費電力を可及的に減少することのできる半導体集積回
路を提供することを目的とする。
（課題を解決するための手段）
本発明による半導体集積回路は、ｍ（≧２）個の電源に
よって駆動されるＥＣＬ入力バッファＥＣＬ出力バッフ
ァと、ｍ個の電源によって駆動されるテスト用のＥＣＬ
人カバッファ及ヒＥＣＬ出力バッファと、ＥＣＬ入力バ
ッファ動電圧を供給するｍ本の第１の駆動電圧供給線と
、ＥＣＬ出力バッファに駆動電圧を供給するｍ本の第２
の駆動電圧供給線と、テスト用のＥＣＬ入力バッファに
駆動電圧を供給するｍ本の第３の駆動電圧供給線と、テ
スト用のＥＣＬ出力バッファに駆動電圧を供給するｍ本
の第４の駆動電圧供給線とを偏え、ｍ本の第３の駆動電
圧供給線のうちの１本とｍ本の第１の駆動電圧供給線の
対応する１本とを共通に接続するか、又は第３の駆動電
圧供給線を第１の駆動電圧供給線と独立するように設け
、ｍ本の第４の駆動電圧供給線のうちの１本とｍ本の第
２の駆動電圧供給線の対応する１本とを共通にするか、
又は第４の駆動電圧供給線を第２の駆動電圧供給線と独
立するように設け、実装時にはｍ本の第３の駆動電圧供
給線及びｍ本の第４の駆動電圧供給線各々に同一の電圧
が供給されるようにしたことを特徴とする。
よって駆動されるＥＣＬ入力バッファＥＣＬ出力バッフ
ァと、ｍ個の電源によって駆動されるテスト用のＥＣＬ
人カバッファ及ヒＥＣＬ出力バッファと、ＥＣＬ入力バ
ッファ動電圧を供給するｍ本の第１の駆動電圧供給線と
、ＥＣＬ出力バッファに駆動電圧を供給するｍ本の第２
の駆動電圧供給線と、テスト用のＥＣＬ入力バッファに
駆動電圧を供給するｍ本の第３の駆動電圧供給線と、テ
スト用のＥＣＬ出力バッファに駆動電圧を供給するｍ本
の第４の駆動電圧供給線とを偏え、ｍ本の第３の駆動電
圧供給線のうちの１本とｍ本の第１の駆動電圧供給線の
対応する１本とを共通に接続するか、又は第３の駆動電
圧供給線を第１の駆動電圧供給線と独立するように設け
、ｍ本の第４の駆動電圧供給線のうちの１本とｍ本の第
２の駆動電圧供給線の対応する１本とを共通にするか、
又は第４の駆動電圧供給線を第２の駆動電圧供給線と独
立するように設け、実装時にはｍ本の第３の駆動電圧供
給線及びｍ本の第４の駆動電圧供給線各々に同一の電圧
が供給されるようにしたことを特徴とする。
（作 用）
このように構成された本発明の半導体集積回路によれば
、実装前のテスト時には、テスト用のＥＣＬ入カハッフ
ァ及びＥＣＬ出力出力マッファ正規の電源電圧によって
駆動され、実装後にはテスト用のＥＣＬ入出力バッファ
を駆動するｍ個の駆動電圧か等しくなるからテスト用の
ＥＣＬ入力ハッファ及びＥＣＬ出力パッファには電流か
流れず、従来のものに比べて無駄な電力の消費を防止す
ることかできる。これにより消費電力を可及的に減少さ
せることかできる。
、実装前のテスト時には、テスト用のＥＣＬ入カハッフ
ァ及びＥＣＬ出力出力マッファ正規の電源電圧によって
駆動され、実装後にはテスト用のＥＣＬ入出力バッファ
を駆動するｍ個の駆動電圧か等しくなるからテスト用の
ＥＣＬ入力ハッファ及びＥＣＬ出力パッファには電流か
流れず、従来のものに比べて無駄な電力の消費を防止す
ることかできる。これにより消費電力を可及的に減少さ
せることかできる。
（実施例）
本発明による半導体集積回路の第１の実施例を第１図に
示す。この実施例の半導体集積回路はＬＳＩチップ１上
に設けられており、通常時に使用されるＥＣＬ入力バッ
ファ６１・・６ｏと、通常時に使用されるＥＣＬ出力バ
ノファ８１．・・・８ と、テスト時に使用されるテス
ト用のＥＣＬ入力ハッファ２６１．・・・２６ｏと、テ
スト用のＥＣＬ出力ハッファ２８１．・・・２８ｎとを
備えている。従来の半導体集積回路と異なるところは、
ＥＣＬ入力ハッファ６１．・・６ｎ１出力バツフア８
、・・８ 、テスト用の入力バッファ２６１゜Ｉ
ｎ ・・・２６ 、及びテスト用の出力バッファ２８１゜・
・２８ を各々駆動する駆動電圧が供給される駆動電圧
供給線をＬＳＩチップ上において各々、分離されて設け
られている。すなわち、ＥＣＬ入力バッファ６１．・・
・６ｎを駆動する第１及び第２の電源電圧は、各々電源
パッド３ａ及び３ｂと、駆動電圧供給線４ａ及び４ｂを
介してＥＣＬ入カバカバッファ６１・６ｏに供給され、
ＥＣＬ出力バッファ８１．・・・８ｏを駆動する。Ｍｌ
及び第２の電源電圧は、各々電源パッド１３ａ及び１３
ｂと、駆動電圧供給線９ａ及び９ｂを介してＥＣＬ出力
バッフ７８１．・・・８ｏに供給される。一方、テスト
用のＥＣＬ入力ハッファ２６１．・・・２６．を駆動す
る２つの駆動電圧は、各々電源パッド２３ａ。
示す。この実施例の半導体集積回路はＬＳＩチップ１上
に設けられており、通常時に使用されるＥＣＬ入力バッ
ファ６１・・６ｏと、通常時に使用されるＥＣＬ出力バ
ノファ８１．・・・８ と、テスト時に使用されるテス
ト用のＥＣＬ入力ハッファ２６１．・・・２６ｏと、テ
スト用のＥＣＬ出力ハッファ２８１．・・・２８ｎとを
備えている。従来の半導体集積回路と異なるところは、
ＥＣＬ入力ハッファ６１．・・６ｎ１出力バツフア８
、・・８ 、テスト用の入力バッファ２６１゜Ｉ
ｎ ・・・２６ 、及びテスト用の出力バッファ２８１゜・
・２８ を各々駆動する駆動電圧が供給される駆動電圧
供給線をＬＳＩチップ上において各々、分離されて設け
られている。すなわち、ＥＣＬ入力バッファ６１．・・
・６ｎを駆動する第１及び第２の電源電圧は、各々電源
パッド３ａ及び３ｂと、駆動電圧供給線４ａ及び４ｂを
介してＥＣＬ入カバカバッファ６１・６ｏに供給され、
ＥＣＬ出力バッファ８１．・・・８ｏを駆動する。Ｍｌ
及び第２の電源電圧は、各々電源パッド１３ａ及び１３
ｂと、駆動電圧供給線９ａ及び９ｂを介してＥＣＬ出力
バッフ７８１．・・・８ｏに供給される。一方、テスト
用のＥＣＬ入力ハッファ２６１．・・・２６．を駆動す
る２つの駆動電圧は、各々電源パッド２３ａ。
２３ｂ及び駆動電圧供給線２４ａ、２４ｂを介してＥＣ
Ｌ入力ハッファ２６１．・・・２６ｎに供給され、テス
ト用のＥＣＬ出力バッファを駆動する２つの駆動電圧は
、各々電源パッド３３ａ、３３ｂ及び駆動電圧供給線２
９ａ、２９ｂを介してＥＣＬ出力バッファ２８１．・
２８．に供給される。そして、駆動電圧供給線４ａ、４
ｂ、９ａ。
Ｌ入力ハッファ２６１．・・・２６ｎに供給され、テス
ト用のＥＣＬ出力バッファを駆動する２つの駆動電圧は
、各々電源パッド３３ａ、３３ｂ及び駆動電圧供給線２
９ａ、２９ｂを介してＥＣＬ出力バッファ２８１．・
２８．に供給される。そして、駆動電圧供給線４ａ、４
ｂ、９ａ。
９ｂ、２４ａ、２４ｂ、２９ａ、２９ｂは各々ＬＳＩチ
ップ上において分離されている。
ップ上において分離されている。
この実施例の半導体集積回路のテスト時には、電源パッ
ド２３ａに第１の電源電圧を供給し、電源パッド２３ｂ
に第２の電源電圧を供給する。そしてこの半導体集積回
路をシステムに実装時に、電源パッド３ａ及び１３ａに
第１の電源電圧が与えられ電源パッド３ｂ、１３ｂ、２
３ａ、２３ｂ。
ド２３ａに第１の電源電圧を供給し、電源パッド２３ｂ
に第２の電源電圧を供給する。そしてこの半導体集積回
路をシステムに実装時に、電源パッド３ａ及び１３ａに
第１の電源電圧が与えられ電源パッド３ｂ、１３ｂ、２
３ａ、２３ｂ。
３３ａ及び３３ｂに第２の電源電圧が与えられるように
ワイヤボンディングを行う。このようにすることにより
、テスト時以外の通常時（実装後）には、テスト用のＥ
ＣＬ入力バッファ２６１・・２６ 及びテスト用のＥＣ
Ｌ出力バツファ２８１゜・・・２８ を駆動する２つの
電圧は等しくなり、テスト用のＥＣＬ入力バッファ２６
１・・２６．及びＥＣＬ出力バッファ２８１．・・・２
８．には電流が流れず、無駄に消費される電力を低減さ
せることができる。なお、上記実施例においては、バ・
ンド２２ 、・・・２２ 及びパッド３０１．・・・３
０ｎｎｎ は外部のパッドとワイヤボンディングしないで、パッド
２２１．・・・２２ｎはフローティング状態に、パッド
３０１．・・・３０ｏはオーブン状態にしておく。
ワイヤボンディングを行う。このようにすることにより
、テスト時以外の通常時（実装後）には、テスト用のＥ
ＣＬ入力バッファ２６１・・２６ 及びテスト用のＥＣ
Ｌ出力バツファ２８１゜・・・２８ を駆動する２つの
電圧は等しくなり、テスト用のＥＣＬ入力バッファ２６
１・・２６．及びＥＣＬ出力バッファ２８１．・・・２
８．には電流が流れず、無駄に消費される電力を低減さ
せることができる。なお、上記実施例においては、バ・
ンド２２ 、・・・２２ 及びパッド３０１．・・・３
０ｎｎｎ は外部のパッドとワイヤボンディングしないで、パッド
２２１．・・・２２ｎはフローティング状態に、パッド
３０１．・・・３０ｏはオーブン状態にしておく。
本発明による半導体集積回路の第２の実施例を第２図に
示す。この実施例の半導体集積回路は、第３図に示す従
来の半導体集積回路において、通常用のＥＣＬ人カバツ
フ７６− （ｉ ＝ １、−ｎ ）、■ ＥＣＬ出力バッフ７８．（ｉ＝１． ・・・ｎ） 、テ
スト用のＥＣＬ入力バッファ２６ｉ−１，・・・ｎ）、
及びテスト用のＥＣＬ出カッ〈・ソファ２８１（ｉ＝１
．・・・ｎ）の各々の第１の電源電圧供給線４ａ、９ａ
、２４ａ及び２９ａをチ・ツブ１上で分離したものであ
る。そして、テスト時には電源／マッド２３ａ及び３３
ａに第１の電源電圧を与え、電源パッド２３ｂ及び３３
ｂに第２の電源電圧を与える。すると、テスト用のＥＣ
ＬＣ六人・ソファ２６ 、 （ｉ ＝ １、−ｎ ）
及びＥＣＬ出カッ（・ソファ２８、（ｉ＝１． ・・・
ｎ）が動作し、外部から／く・ノド２２．を介して与え
られるＥＣＬレベルの信号が、コア部に設けられている
装置（例えばＣＰＵ等）にＥＣＬ入力バッファ２６介し
て送られ、そして装置７からの信号はＥＣＬ出力バツフ
ァ２８、によってＥＣＬレベルの信号に変換されてパッ
ド３０．を介して外部に出力され、半導体集積回路のテ
ストが行われる。
示す。この実施例の半導体集積回路は、第３図に示す従
来の半導体集積回路において、通常用のＥＣＬ人カバツ
フ７６− （ｉ ＝ １、−ｎ ）、■ ＥＣＬ出力バッフ７８．（ｉ＝１． ・・・ｎ） 、テ
スト用のＥＣＬ入力バッファ２６ｉ−１，・・・ｎ）、
及びテスト用のＥＣＬ出カッ〈・ソファ２８１（ｉ＝１
．・・・ｎ）の各々の第１の電源電圧供給線４ａ、９ａ
、２４ａ及び２９ａをチ・ツブ１上で分離したものであ
る。そして、テスト時には電源／マッド２３ａ及び３３
ａに第１の電源電圧を与え、電源パッド２３ｂ及び３３
ｂに第２の電源電圧を与える。すると、テスト用のＥＣ
ＬＣ六人・ソファ２６ 、 （ｉ ＝ １、−ｎ ）
及びＥＣＬ出カッ（・ソファ２８、（ｉ＝１． ・・・
ｎ）が動作し、外部から／く・ノド２２．を介して与え
られるＥＣＬレベルの信号が、コア部に設けられている
装置（例えばＣＰＵ等）にＥＣＬ入力バッファ２６介し
て送られ、そして装置７からの信号はＥＣＬ出力バツフ
ァ２８、によってＥＣＬレベルの信号に変換されてパッ
ド３０．を介して外部に出力され、半導体集積回路のテ
ストが行われる。
又、実装時には電源パッド３ａ及び１３ａに第１の電源
電圧を与え、電源バラＦ’３ ｂ、 １３ ｂ。
電圧を与え、電源バラＦ’３ ｂ、 １３ ｂ。
２３ａ、２３ｂ、３３ａ及び３３ｂに第２の電源電圧を
与えるようにワイヤボンディング等を行う。
与えるようにワイヤボンディング等を行う。
このようにすることにより実装後においては、テスト用
のＥＣＬ入力バッファ２６ （ｉ−１，・・・］］ ｎ）及びＥＣＬ出力バッフ７２８ 、 （ｉ −１、
−ｎ）に電流か流れず、無駄に消費される電力を低減さ
せることかでき、従来のものに比べて消費電力の増大を
可及的に防止することができる。
のＥＣＬ入力バッファ２６ （ｉ−１，・・・］］ ｎ）及びＥＣＬ出力バッフ７２８ 、 （ｉ −１、
−ｎ）に電流か流れず、無駄に消費される電力を低減さ
せることかでき、従来のものに比べて消費電力の増大を
可及的に防止することができる。
なお上記実施例においては、正規及びテスト用のＥＣＬ
入出力バッファの駆動電源の個数が２個である場合につ
いて説明したか一般にｍ（≧２）個である場合は、 ａ）テスト用のＥＣＬ入力バッファ動電圧を供給するｍ
本のテスト用の駆動電圧供給線のうちの１本を、正規の
ＥＣＬ入力バッファ動電圧を供給するｍ本の正規の駆動
電圧供給線のうちの対応する１本と共通に接続するか、
又はテスト用の駆動電圧供給線を正規の駆動電圧供給線
と独立するように設けるとともに、 ｂ）テスト用のＥＣＬ出力バッファに駆動電圧を供給す
るｍ本のテスト用に駆動電圧供給線のうちの１本を、正
規のＥＣＬ出力バッファに駆動電圧を供給するｍ本の正
規の駆動電圧供給線のうちに対応する１本と共通に接続
するか、又はテスト用の駆動電圧供給線を正規の駆動電
圧供給線と独立するように設ける。そして実装時には、
テスト用のＥＣＬ入力バッファＥＣＬ出力バッファ各々
に駆動電圧を供給するテスト用の駆動電圧供給線に各々
同一の電圧が供給されるようにする。
入出力バッファの駆動電源の個数が２個である場合につ
いて説明したか一般にｍ（≧２）個である場合は、 ａ）テスト用のＥＣＬ入力バッファ動電圧を供給するｍ
本のテスト用の駆動電圧供給線のうちの１本を、正規の
ＥＣＬ入力バッファ動電圧を供給するｍ本の正規の駆動
電圧供給線のうちの対応する１本と共通に接続するか、
又はテスト用の駆動電圧供給線を正規の駆動電圧供給線
と独立するように設けるとともに、 ｂ）テスト用のＥＣＬ出力バッファに駆動電圧を供給す
るｍ本のテスト用に駆動電圧供給線のうちの１本を、正
規のＥＣＬ出力バッファに駆動電圧を供給するｍ本の正
規の駆動電圧供給線のうちに対応する１本と共通に接続
するか、又はテスト用の駆動電圧供給線を正規の駆動電
圧供給線と独立するように設ける。そして実装時には、
テスト用のＥＣＬ入力バッファＥＣＬ出力バッファ各々
に駆動電圧を供給するテスト用の駆動電圧供給線に各々
同一の電圧が供給されるようにする。
このようにすることによっても上記実施例と同様の効果
を得ることができることは言うまでもない。
を得ることができることは言うまでもない。
本発明によれば、消費電力の増大を可及的に防止するこ
とができる。
とができる。
第１図は本発明による半導体集積回路の第１の実施例を
示す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来の半導体集積回路の回路図、第４図は
ＥＣＬ入力バッファす回路図、第５図はＥＣＬＣ刃出１
ツファを示す回路図である。 ４ａ、４ｂ・・・駆動電圧供給線、 ６１、・・・６ｏ・・・ＥＣＬＣ六人ソファ、７・ Ｃ
ＰＵ等の装置、８１．・・・８ｏ・・・ＥＣＬ出力ハツ
ファ、９ａ、９ｂ−駆動電圧供給線、２３ａ、２３ｂ−
駆動電圧供給線、２６０．・・２６ｏ ・・テスト用の
ＥＣＬ入カバソファ、２．Ｂ、、・・２Ｂ、・・・テス
ト用のＥＣＬ出力ハッファ、２９ａ、２９ｂ・・・駆動
電圧供給線。 出願人代理人 佐 藤 −雄 部１図 第２図 第３図
示す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来の半導体集積回路の回路図、第４図は
ＥＣＬ入力バッファす回路図、第５図はＥＣＬＣ刃出１
ツファを示す回路図である。 ４ａ、４ｂ・・・駆動電圧供給線、 ６１、・・・６ｏ・・・ＥＣＬＣ六人ソファ、７・ Ｃ
ＰＵ等の装置、８１．・・・８ｏ・・・ＥＣＬ出力ハツ
ファ、９ａ、９ｂ−駆動電圧供給線、２３ａ、２３ｂ−
駆動電圧供給線、２６０．・・２６ｏ ・・テスト用の
ＥＣＬ入カバソファ、２．Ｂ、、・・２Ｂ、・・・テス
ト用のＥＣＬ出力ハッファ、２９ａ、２９ｂ・・・駆動
電圧供給線。 出願人代理人 佐 藤 −雄 部１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 ｍ（≧２）個の電源によって駆動されるＥＣＬ入力バッ
ファ及びＥＣＬ出力バッファと、ｍ個の電源によって駆
動されるテスト用のＥＣＬ入力バッファ及びＥＣＬ出力
バッファと、前記ＥＣＬ入力バッファに駆動電圧を供給
するｍ本の第１の駆動電圧供給線と、 前記ＥＣＬ出力バッファに駆動電圧を供給するｍ本の第
２の駆動電圧供給線と、 前記テスト用のＥＣＬ入力バッファに駆動電圧を供給す
るｍ本の第３の駆動電圧供給線と、前記テスト用のＥＣ
Ｌ出力バッファに駆動電圧を供給するｍ本の第４の駆動
電圧供給線とを備え、前記ｍ本の第３の駆動電圧供給線
のうちの１本と前記ｍ本の第１の駆動電圧供給線の対応
する１本とを共通にするか、又は前記第３の駆動電圧供
給線を第１の駆動電圧供給線と独立するように設け、 前記ｍ本の第４の駆動電圧供給線のうちの１本と前記ｍ
本の第２の駆動電圧供給線の対応する１本とを共通にす
るか、又は前記第４の駆動電圧供給線を第２の駆動電圧
供給線と独立するように設け、 実装時には前記ｍ本の第３の駆動電圧供給線及び前記ｍ
本の第４の駆動電圧供給線各々に同一の電圧が供給され
るようにしたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290460A JP2609756B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路の使用方法 |
| KR1019910018808A KR950009395B1 (ko) | 1990-10-26 | 1991-10-25 | 반도체집적회로 |
| DE69126694T DE69126694T2 (de) | 1990-10-26 | 1991-10-25 | Integrierte Halbleiterschaltung mit ECL-Eingangs- Ausgangspuffern |
| EP91118227A EP0482658B1 (en) | 1990-10-26 | 1991-10-25 | Semiconductor integrated circuit provided with emitter coupled logic input/ output buffers |
| US07/782,486 US5266845A (en) | 1990-10-26 | 1991-10-25 | Semiconductor integrated circuit provided with emitter coupled logic input/output buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290460A JP2609756B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路の使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167619A true JPH04167619A (ja) | 1992-06-15 |
| JP2609756B2 JP2609756B2 (ja) | 1997-05-14 |
Family
ID=17756309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2290460A Expired - Fee Related JP2609756B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路の使用方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5266845A (ja) |
| EP (1) | EP0482658B1 (ja) |
| JP (1) | JP2609756B2 (ja) |
| KR (1) | KR950009395B1 (ja) |
| DE (1) | DE69126694T2 (ja) |
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|---|---|---|---|---|
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| US5877632A (en) | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
| DE19803796B4 (de) | 1998-01-30 | 2006-10-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| EP1006658A1 (en) * | 1998-12-03 | 2000-06-07 | STMicroelectronics S.r.l. | Low dissipation biCMOS ECL/CMOS interface |
| US6474439B1 (en) | 2000-03-29 | 2002-11-05 | Schlumberger Technology Corporation | Dipole logging tool |
| US7471591B2 (en) * | 2005-12-21 | 2008-12-30 | Precision Energy Services, Inc. | Method and apparatus for azimuthal logging of shear waves in boreholes using optionally rotatable transmitter and receiver assemblies |
| US12032113B2 (en) * | 2022-01-03 | 2024-07-09 | Halliburton Energy Services, Inc. | Through tubing cement evaluation based on rotatable transmitter and computational rotated responses |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131018A (ja) * | 1988-11-10 | 1990-05-18 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586242A (en) * | 1982-05-24 | 1986-05-06 | At&T Bell Laboratories | Operations on a semiconductor integrated circuit having two kinds of buffers |
| JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
| JPS60148135A (ja) * | 1984-01-13 | 1985-08-05 | Hitachi Comput Eng Corp Ltd | 半導体集積回路装置 |
| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
| US4801820A (en) * | 1986-05-02 | 1989-01-31 | Motorola, Inc. | LSI array having power down capability |
| US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| JPH03148827A (ja) * | 1989-11-06 | 1991-06-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1990
- 1990-10-26 JP JP2290460A patent/JP2609756B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-25 US US07/782,486 patent/US5266845A/en not_active Expired - Lifetime
- 1991-10-25 EP EP91118227A patent/EP0482658B1/en not_active Expired - Lifetime
- 1991-10-25 KR KR1019910018808A patent/KR950009395B1/ko not_active IP Right Cessation
- 1991-10-25 DE DE69126694T patent/DE69126694T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131018A (ja) * | 1988-11-10 | 1990-05-18 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009395B1 (ko) | 1995-08-21 |
| KR920008765A (ko) | 1992-05-28 |
| EP0482658B1 (en) | 1997-07-02 |
| DE69126694D1 (de) | 1997-08-07 |
| US5266845A (en) | 1993-11-30 |
| EP0482658A2 (en) | 1992-04-29 |
| DE69126694T2 (de) | 1997-11-27 |
| JP2609756B2 (ja) | 1997-05-14 |
| EP0482658A3 (en) | 1992-08-05 |
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