JPH04167619A - 半導体集積回路の使用方法 - Google Patents
半導体集積回路の使用方法Info
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- JPH04167619A JPH04167619A JP2290460A JP29046090A JPH04167619A JP H04167619 A JPH04167619 A JP H04167619A JP 2290460 A JP2290460 A JP 2290460A JP 29046090 A JP29046090 A JP 29046090A JP H04167619 A JPH04167619 A JP H04167619A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明はECL入出力バッファを備えている半導体集積
回路に関するものである。
回路に関するものである。
(従来の技術)
一般に、SRAMやCPU等の装置に外部からE CL
(EIIIitter Coupled Logic
)レベルの人力信号を人力したり、上記装置から外部に
ECLレベルの出力信号を出力する場合にECL入力バ
ッファECL出力バッファが各々用いられる。
(EIIIitter Coupled Logic
)レベルの人力信号を人力したり、上記装置から外部に
ECLレベルの出力信号を出力する場合にECL入力バ
ッファECL出力バッファが各々用いられる。
このようなECL入力バッファECL出力バッファを各
々第4図及び第5図に示す。第4図に示すECL入力バ
ッファCLレベルの入力信号をCMOSレベルの出力信
号に変換するものであって、ダイオード43a、’43
bと、抵抗43cと、トランジスタ44a、44b、4
4c。
々第4図及び第5図に示す。第4図に示すECL入力バ
ッファCLレベルの入力信号をCMOSレベルの出力信
号に変換するものであって、ダイオード43a、’43
bと、抵抗43cと、トランジスタ44a、44b、4
4c。
45 a、 45 b、 45 cと、トランジスタ
46aと、抵抗45b、46Cと、トランジスタ47a
。
46aと、抵抗45b、46Cと、トランジスタ47a
。
47bからなるCMO5回路と、トランジスタ48a、
48bからなるCMO5回路とを有しており、端子41
に接続される第1の電源(例えばOVの電源)と、端子
42に接続される第2の電源(例えば−5,0■の電源
)によって駆動される。第5図に示すECL出力バッフ
ァはCMOSレベルの入力信号をECLレベルの出力信
号に変換するものであって、トランジスタ53a。
48bからなるCMO5回路とを有しており、端子41
に接続される第1の電源(例えばOVの電源)と、端子
42に接続される第2の電源(例えば−5,0■の電源
)によって駆動される。第5図に示すECL出力バッフ
ァはCMOSレベルの入力信号をECLレベルの出力信
号に変換するものであって、トランジスタ53a。
53b、53dと、抵抗53c、55aと、トランジス
タ54a、54b、55b、56aと、抵抗56bと、
ダイオード57a、57bとを有しており、端子51に
接続される第1の電源と、端子52に接続される第2の
電源によって駆動される。なお、ECL入出力バッファ
としては上記人出力バッファの他に、ECLレベルの入
力信号を受けてECLレベルの出力信号を出力するもの
もある。又、ECL入出力バッファとしてはm(≧2)
個の電源によって駆動されるものもある。
タ54a、54b、55b、56aと、抵抗56bと、
ダイオード57a、57bとを有しており、端子51に
接続される第1の電源と、端子52に接続される第2の
電源によって駆動される。なお、ECL入出力バッファ
としては上記人出力バッファの他に、ECLレベルの入
力信号を受けてECLレベルの出力信号を出力するもの
もある。又、ECL入出力バッファとしてはm(≧2)
個の電源によって駆動されるものもある。
このようなECL入出力バッファを有している従来の半
導体集積回路を第3図に示す。この半導体集積回路は、
LSIチップ1上に設けられており、通常時に使用され
るECL入力バッファ61・・6 と、通常に使用され
るECL出力バツファ81、・・8oと、テスト時に使
用されるテスト用のECL入力ハッファ261.・・・
26nと、テスト用のECL出力バッファ281.・・
・28.とを有している。入力バッファ6.(i=1.
・・・n)は電源パッド3aを介して供給される第1の
電源電圧及び電源バット’3bを介して供給される第2
の電源電圧によって駆動され、通常時にパッド2−
(i−1,−n)を介して入力されるECLルル レベルの人力信号をレベル変換もしくは波形整形して、
コア部に設けられた装置(例えば、CPU等)7に伝え
る。又、出力ハッファ8.(i=1゜・・・n)は電源
パッド13aを介して供給される第1の電源電圧及び電
源パッド13bを介して供給される第2の電源電圧によ
って駆動され、通常時装置7から送出される信号をEC
Lレベルの出力信号にレベル変換してパッド10.を介
して外部に出力する。
導体集積回路を第3図に示す。この半導体集積回路は、
LSIチップ1上に設けられており、通常時に使用され
るECL入力バッファ61・・6 と、通常に使用され
るECL出力バツファ81、・・8oと、テスト時に使
用されるテスト用のECL入力ハッファ261.・・・
26nと、テスト用のECL出力バッファ281.・・
・28.とを有している。入力バッファ6.(i=1.
・・・n)は電源パッド3aを介して供給される第1の
電源電圧及び電源バット’3bを介して供給される第2
の電源電圧によって駆動され、通常時にパッド2−
(i−1,−n)を介して入力されるECLルル レベルの人力信号をレベル変換もしくは波形整形して、
コア部に設けられた装置(例えば、CPU等)7に伝え
る。又、出力ハッファ8.(i=1゜・・・n)は電源
パッド13aを介して供給される第1の電源電圧及び電
源パッド13bを介して供給される第2の電源電圧によ
って駆動され、通常時装置7から送出される信号をEC
Lレベルの出力信号にレベル変換してパッド10.を介
して外部に出力する。
一方、テスト用の入力バッファ26.(i=1゜・・n
)は電源パッド23aを介して供給される第1の電源電
圧及び電源パッド23bを介して供給される第2の電源
電圧によって駆動され、テスト時にパッド22 を介し
て人力されるECLレベルの入力信号をレベル変換もし
くは波形整形して装置7に伝える。又、テスト用の出力
バッファ28、(i=1.・・・n)は電源パッド33
aを介して供給される第1の電源電圧及び電源パッド3
3bを介して供給される第2の電源電圧によりて駆動さ
れ、テスト時に装置7から送出される信号をECLレベ
ルの出力信号にレベル変換してバット30 を介して外
部に出力する。なお、入力バソファ6I、・・6.、出
力バッファ81.・・・8 、テスト用の入力バッファ
261.・・26o1及びテスト用の出力バッファ28
1.・・28nの、第1の電源電圧が付加される各々の
端子は共通の電源供給線35aに接続されており、各バ
ッファの第2の電源電圧が付加される各々の端子は共通
の電源供給線35bに接続されている。
)は電源パッド23aを介して供給される第1の電源電
圧及び電源パッド23bを介して供給される第2の電源
電圧によって駆動され、テスト時にパッド22 を介し
て人力されるECLレベルの入力信号をレベル変換もし
くは波形整形して装置7に伝える。又、テスト用の出力
バッファ28、(i=1.・・・n)は電源パッド33
aを介して供給される第1の電源電圧及び電源パッド3
3bを介して供給される第2の電源電圧によりて駆動さ
れ、テスト時に装置7から送出される信号をECLレベ
ルの出力信号にレベル変換してバット30 を介して外
部に出力する。なお、入力バソファ6I、・・6.、出
力バッファ81.・・・8 、テスト用の入力バッファ
261.・・26o1及びテスト用の出力バッファ28
1.・・28nの、第1の電源電圧が付加される各々の
端子は共通の電源供給線35aに接続されており、各バ
ッファの第2の電源電圧が付加される各々の端子は共通
の電源供給線35bに接続されている。
(発明か解決しようとする課題)
第4図及び第5図からも分かるようにECL人出力出力
バッファ動電圧が付加されている限り電流が流れる構造
となっているため、テスト用のECL入出力バッファを
有している従来の半導体集積回路においては、この半導
体集積回路をシステムに実装後でも、テスト用のECL
入出力バッファに電流か流れ、無駄に電力を消費すると
いう問題かあった。
バッファ動電圧が付加されている限り電流が流れる構造
となっているため、テスト用のECL入出力バッファを
有している従来の半導体集積回路においては、この半導
体集積回路をシステムに実装後でも、テスト用のECL
入出力バッファに電流か流れ、無駄に電力を消費すると
いう問題かあった。
本発明は上記問題点を考慮してなされたものであって、
消費電力を可及的に減少することのできる半導体集積回
路を提供することを目的とする。
消費電力を可及的に減少することのできる半導体集積回
路を提供することを目的とする。
(課題を解決するための手段)
本発明による半導体集積回路は、m(≧2)個の電源に
よって駆動されるECL入力バッファECL出力バッフ
ァと、m個の電源によって駆動されるテスト用のECL
人カバッファ及ヒECL出力バッファと、ECL入力バ
ッファ動電圧を供給するm本の第1の駆動電圧供給線と
、ECL出力バッファに駆動電圧を供給するm本の第2
の駆動電圧供給線と、テスト用のECL入力バッファに
駆動電圧を供給するm本の第3の駆動電圧供給線と、テ
スト用のECL出力バッファに駆動電圧を供給するm本
の第4の駆動電圧供給線とを偏え、m本の第3の駆動電
圧供給線のうちの1本とm本の第1の駆動電圧供給線の
対応する1本とを共通に接続するか、又は第3の駆動電
圧供給線を第1の駆動電圧供給線と独立するように設け
、m本の第4の駆動電圧供給線のうちの1本とm本の第
2の駆動電圧供給線の対応する1本とを共通にするか、
又は第4の駆動電圧供給線を第2の駆動電圧供給線と独
立するように設け、実装時にはm本の第3の駆動電圧供
給線及びm本の第4の駆動電圧供給線各々に同一の電圧
が供給されるようにしたことを特徴とする。
よって駆動されるECL入力バッファECL出力バッフ
ァと、m個の電源によって駆動されるテスト用のECL
人カバッファ及ヒECL出力バッファと、ECL入力バ
ッファ動電圧を供給するm本の第1の駆動電圧供給線と
、ECL出力バッファに駆動電圧を供給するm本の第2
の駆動電圧供給線と、テスト用のECL入力バッファに
駆動電圧を供給するm本の第3の駆動電圧供給線と、テ
スト用のECL出力バッファに駆動電圧を供給するm本
の第4の駆動電圧供給線とを偏え、m本の第3の駆動電
圧供給線のうちの1本とm本の第1の駆動電圧供給線の
対応する1本とを共通に接続するか、又は第3の駆動電
圧供給線を第1の駆動電圧供給線と独立するように設け
、m本の第4の駆動電圧供給線のうちの1本とm本の第
2の駆動電圧供給線の対応する1本とを共通にするか、
又は第4の駆動電圧供給線を第2の駆動電圧供給線と独
立するように設け、実装時にはm本の第3の駆動電圧供
給線及びm本の第4の駆動電圧供給線各々に同一の電圧
が供給されるようにしたことを特徴とする。
(作 用)
このように構成された本発明の半導体集積回路によれば
、実装前のテスト時には、テスト用のECL入カハッフ
ァ及びECL出力出力マッファ正規の電源電圧によって
駆動され、実装後にはテスト用のECL入出力バッファ
を駆動するm個の駆動電圧か等しくなるからテスト用の
ECL入力ハッファ及びECL出力パッファには電流か
流れず、従来のものに比べて無駄な電力の消費を防止す
ることかできる。これにより消費電力を可及的に減少さ
せることかできる。
、実装前のテスト時には、テスト用のECL入カハッフ
ァ及びECL出力出力マッファ正規の電源電圧によって
駆動され、実装後にはテスト用のECL入出力バッファ
を駆動するm個の駆動電圧か等しくなるからテスト用の
ECL入力ハッファ及びECL出力パッファには電流か
流れず、従来のものに比べて無駄な電力の消費を防止す
ることかできる。これにより消費電力を可及的に減少さ
せることかできる。
(実施例)
本発明による半導体集積回路の第1の実施例を第1図に
示す。この実施例の半導体集積回路はLSIチップ1上
に設けられており、通常時に使用されるECL入力バッ
ファ61・・6oと、通常時に使用されるECL出力バ
ノファ81.・・・8 と、テスト時に使用されるテス
ト用のECL入力ハッファ261.・・・26oと、テ
スト用のECL出力ハッファ281.・・・28nとを
備えている。従来の半導体集積回路と異なるところは、
ECL入力ハッファ61.・・6n1出力バツフア8
、・・8 、テスト用の入力バッファ261゜I
n ・・・26 、及びテスト用の出力バッファ281゜・
・28 を各々駆動する駆動電圧が供給される駆動電圧
供給線をLSIチップ上において各々、分離されて設け
られている。すなわち、ECL入力バッファ61.・・
・6nを駆動する第1及び第2の電源電圧は、各々電源
パッド3a及び3bと、駆動電圧供給線4a及び4bを
介してECL入カバカバッファ61・6oに供給され、
ECL出力バッファ81.・・・8oを駆動する。Ml
及び第2の電源電圧は、各々電源パッド13a及び13
bと、駆動電圧供給線9a及び9bを介してECL出力
バッフ781.・・・8oに供給される。一方、テスト
用のECL入力ハッファ261.・・・26.を駆動す
る2つの駆動電圧は、各々電源パッド23a。
示す。この実施例の半導体集積回路はLSIチップ1上
に設けられており、通常時に使用されるECL入力バッ
ファ61・・6oと、通常時に使用されるECL出力バ
ノファ81.・・・8 と、テスト時に使用されるテス
ト用のECL入力ハッファ261.・・・26oと、テ
スト用のECL出力ハッファ281.・・・28nとを
備えている。従来の半導体集積回路と異なるところは、
ECL入力ハッファ61.・・6n1出力バツフア8
、・・8 、テスト用の入力バッファ261゜I
n ・・・26 、及びテスト用の出力バッファ281゜・
・28 を各々駆動する駆動電圧が供給される駆動電圧
供給線をLSIチップ上において各々、分離されて設け
られている。すなわち、ECL入力バッファ61.・・
・6nを駆動する第1及び第2の電源電圧は、各々電源
パッド3a及び3bと、駆動電圧供給線4a及び4bを
介してECL入カバカバッファ61・6oに供給され、
ECL出力バッファ81.・・・8oを駆動する。Ml
及び第2の電源電圧は、各々電源パッド13a及び13
bと、駆動電圧供給線9a及び9bを介してECL出力
バッフ781.・・・8oに供給される。一方、テスト
用のECL入力ハッファ261.・・・26.を駆動す
る2つの駆動電圧は、各々電源パッド23a。
23b及び駆動電圧供給線24a、24bを介してEC
L入力ハッファ261.・・・26nに供給され、テス
ト用のECL出力バッファを駆動する2つの駆動電圧は
、各々電源パッド33a、33b及び駆動電圧供給線2
9a、29bを介してECL出力バッファ281.・
28.に供給される。そして、駆動電圧供給線4a、4
b、9a。
L入力ハッファ261.・・・26nに供給され、テス
ト用のECL出力バッファを駆動する2つの駆動電圧は
、各々電源パッド33a、33b及び駆動電圧供給線2
9a、29bを介してECL出力バッファ281.・
28.に供給される。そして、駆動電圧供給線4a、4
b、9a。
9b、24a、24b、29a、29bは各々LSIチ
ップ上において分離されている。
ップ上において分離されている。
この実施例の半導体集積回路のテスト時には、電源パッ
ド23aに第1の電源電圧を供給し、電源パッド23b
に第2の電源電圧を供給する。そしてこの半導体集積回
路をシステムに実装時に、電源パッド3a及び13aに
第1の電源電圧が与えられ電源パッド3b、13b、2
3a、23b。
ド23aに第1の電源電圧を供給し、電源パッド23b
に第2の電源電圧を供給する。そしてこの半導体集積回
路をシステムに実装時に、電源パッド3a及び13aに
第1の電源電圧が与えられ電源パッド3b、13b、2
3a、23b。
33a及び33bに第2の電源電圧が与えられるように
ワイヤボンディングを行う。このようにすることにより
、テスト時以外の通常時(実装後)には、テスト用のE
CL入力バッファ261・・26 及びテスト用のEC
L出力バツファ281゜・・・28 を駆動する2つの
電圧は等しくなり、テスト用のECL入力バッファ26
1・・26.及びECL出力バッファ281.・・・2
8.には電流が流れず、無駄に消費される電力を低減さ
せることができる。なお、上記実施例においては、バ・
ンド22 、・・・22 及びパッド301.・・・3
0nnn は外部のパッドとワイヤボンディングしないで、パッド
221.・・・22nはフローティング状態に、パッド
301.・・・30oはオーブン状態にしておく。
ワイヤボンディングを行う。このようにすることにより
、テスト時以外の通常時(実装後)には、テスト用のE
CL入力バッファ261・・26 及びテスト用のEC
L出力バツファ281゜・・・28 を駆動する2つの
電圧は等しくなり、テスト用のECL入力バッファ26
1・・26.及びECL出力バッファ281.・・・2
8.には電流が流れず、無駄に消費される電力を低減さ
せることができる。なお、上記実施例においては、バ・
ンド22 、・・・22 及びパッド301.・・・3
0nnn は外部のパッドとワイヤボンディングしないで、パッド
221.・・・22nはフローティング状態に、パッド
301.・・・30oはオーブン状態にしておく。
本発明による半導体集積回路の第2の実施例を第2図に
示す。この実施例の半導体集積回路は、第3図に示す従
来の半導体集積回路において、通常用のECL人カバツ
フ76− (i = 1、−n )、■ ECL出力バッフ78.(i=1. ・・・n) 、テ
スト用のECL入力バッファ26i−1,・・・n)、
及びテスト用のECL出カッ〈・ソファ281(i=1
.・・・n)の各々の第1の電源電圧供給線4a、9a
、24a及び29aをチ・ツブ1上で分離したものであ
る。そして、テスト時には電源/マッド23a及び33
aに第1の電源電圧を与え、電源パッド23b及び33
bに第2の電源電圧を与える。すると、テスト用のEC
LC六人・ソファ26 、 (i = 1、−n )
及びECL出カッ(・ソファ28、(i=1. ・・・
n)が動作し、外部から/く・ノド22.を介して与え
られるECLレベルの信号が、コア部に設けられている
装置(例えばCPU等)にECL入力バッファ26介し
て送られ、そして装置7からの信号はECL出力バツフ
ァ28、によってECLレベルの信号に変換されてパッ
ド30.を介して外部に出力され、半導体集積回路のテ
ストが行われる。
示す。この実施例の半導体集積回路は、第3図に示す従
来の半導体集積回路において、通常用のECL人カバツ
フ76− (i = 1、−n )、■ ECL出力バッフ78.(i=1. ・・・n) 、テ
スト用のECL入力バッファ26i−1,・・・n)、
及びテスト用のECL出カッ〈・ソファ281(i=1
.・・・n)の各々の第1の電源電圧供給線4a、9a
、24a及び29aをチ・ツブ1上で分離したものであ
る。そして、テスト時には電源/マッド23a及び33
aに第1の電源電圧を与え、電源パッド23b及び33
bに第2の電源電圧を与える。すると、テスト用のEC
LC六人・ソファ26 、 (i = 1、−n )
及びECL出カッ(・ソファ28、(i=1. ・・・
n)が動作し、外部から/く・ノド22.を介して与え
られるECLレベルの信号が、コア部に設けられている
装置(例えばCPU等)にECL入力バッファ26介し
て送られ、そして装置7からの信号はECL出力バツフ
ァ28、によってECLレベルの信号に変換されてパッ
ド30.を介して外部に出力され、半導体集積回路のテ
ストが行われる。
又、実装時には電源パッド3a及び13aに第1の電源
電圧を与え、電源バラF’3 b、 13 b。
電圧を与え、電源バラF’3 b、 13 b。
23a、23b、33a及び33bに第2の電源電圧を
与えるようにワイヤボンディング等を行う。
与えるようにワイヤボンディング等を行う。
このようにすることにより実装後においては、テスト用
のECL入力バッファ26 (i−1,・・・]] n)及びECL出力バッフ728 、 (i −1、
−n)に電流か流れず、無駄に消費される電力を低減さ
せることかでき、従来のものに比べて消費電力の増大を
可及的に防止することができる。
のECL入力バッファ26 (i−1,・・・]] n)及びECL出力バッフ728 、 (i −1、
−n)に電流か流れず、無駄に消費される電力を低減さ
せることかでき、従来のものに比べて消費電力の増大を
可及的に防止することができる。
なお上記実施例においては、正規及びテスト用のECL
入出力バッファの駆動電源の個数が2個である場合につ
いて説明したか一般にm(≧2)個である場合は、 a)テスト用のECL入力バッファ動電圧を供給するm
本のテスト用の駆動電圧供給線のうちの1本を、正規の
ECL入力バッファ動電圧を供給するm本の正規の駆動
電圧供給線のうちの対応する1本と共通に接続するか、
又はテスト用の駆動電圧供給線を正規の駆動電圧供給線
と独立するように設けるとともに、 b)テスト用のECL出力バッファに駆動電圧を供給す
るm本のテスト用に駆動電圧供給線のうちの1本を、正
規のECL出力バッファに駆動電圧を供給するm本の正
規の駆動電圧供給線のうちに対応する1本と共通に接続
するか、又はテスト用の駆動電圧供給線を正規の駆動電
圧供給線と独立するように設ける。そして実装時には、
テスト用のECL入力バッファECL出力バッファ各々
に駆動電圧を供給するテスト用の駆動電圧供給線に各々
同一の電圧が供給されるようにする。
入出力バッファの駆動電源の個数が2個である場合につ
いて説明したか一般にm(≧2)個である場合は、 a)テスト用のECL入力バッファ動電圧を供給するm
本のテスト用の駆動電圧供給線のうちの1本を、正規の
ECL入力バッファ動電圧を供給するm本の正規の駆動
電圧供給線のうちの対応する1本と共通に接続するか、
又はテスト用の駆動電圧供給線を正規の駆動電圧供給線
と独立するように設けるとともに、 b)テスト用のECL出力バッファに駆動電圧を供給す
るm本のテスト用に駆動電圧供給線のうちの1本を、正
規のECL出力バッファに駆動電圧を供給するm本の正
規の駆動電圧供給線のうちに対応する1本と共通に接続
するか、又はテスト用の駆動電圧供給線を正規の駆動電
圧供給線と独立するように設ける。そして実装時には、
テスト用のECL入力バッファECL出力バッファ各々
に駆動電圧を供給するテスト用の駆動電圧供給線に各々
同一の電圧が供給されるようにする。
このようにすることによっても上記実施例と同様の効果
を得ることができることは言うまでもない。
を得ることができることは言うまでもない。
本発明によれば、消費電力の増大を可及的に防止するこ
とができる。
とができる。
第1図は本発明による半導体集積回路の第1の実施例を
示す回路図、第2図は本発明の第2の実施例を示す回路
図、第3図は従来の半導体集積回路の回路図、第4図は
ECL入力バッファす回路図、第5図はECLC刃出1
ツファを示す回路図である。 4a、4b・・・駆動電圧供給線、 61、・・・6o・・・ECLC六人ソファ、7・ C
PU等の装置、81.・・・8o・・・ECL出力ハツ
ファ、9a、9b−駆動電圧供給線、23a、23b−
駆動電圧供給線、260.・・26o ・・テスト用の
ECL入カバソファ、2.B、、・・2B、・・・テス
ト用のECL出力ハッファ、29a、29b・・・駆動
電圧供給線。 出願人代理人 佐 藤 −雄 部1図 第2図 第3図
示す回路図、第2図は本発明の第2の実施例を示す回路
図、第3図は従来の半導体集積回路の回路図、第4図は
ECL入力バッファす回路図、第5図はECLC刃出1
ツファを示す回路図である。 4a、4b・・・駆動電圧供給線、 61、・・・6o・・・ECLC六人ソファ、7・ C
PU等の装置、81.・・・8o・・・ECL出力ハツ
ファ、9a、9b−駆動電圧供給線、23a、23b−
駆動電圧供給線、260.・・26o ・・テスト用の
ECL入カバソファ、2.B、、・・2B、・・・テス
ト用のECL出力ハッファ、29a、29b・・・駆動
電圧供給線。 出願人代理人 佐 藤 −雄 部1図 第2図 第3図
Claims (1)
- 【特許請求の範囲】 m(≧2)個の電源によって駆動されるECL入力バッ
ファ及びECL出力バッファと、m個の電源によって駆
動されるテスト用のECL入力バッファ及びECL出力
バッファと、前記ECL入力バッファに駆動電圧を供給
するm本の第1の駆動電圧供給線と、 前記ECL出力バッファに駆動電圧を供給するm本の第
2の駆動電圧供給線と、 前記テスト用のECL入力バッファに駆動電圧を供給す
るm本の第3の駆動電圧供給線と、前記テスト用のEC
L出力バッファに駆動電圧を供給するm本の第4の駆動
電圧供給線とを備え、前記m本の第3の駆動電圧供給線
のうちの1本と前記m本の第1の駆動電圧供給線の対応
する1本とを共通にするか、又は前記第3の駆動電圧供
給線を第1の駆動電圧供給線と独立するように設け、 前記m本の第4の駆動電圧供給線のうちの1本と前記m
本の第2の駆動電圧供給線の対応する1本とを共通にす
るか、又は前記第4の駆動電圧供給線を第2の駆動電圧
供給線と独立するように設け、 実装時には前記m本の第3の駆動電圧供給線及び前記m
本の第4の駆動電圧供給線各々に同一の電圧が供給され
るようにしたことを特徴とする半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290460A JP2609756B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路の使用方法 |
KR1019910018808A KR950009395B1 (ko) | 1990-10-26 | 1991-10-25 | 반도체집적회로 |
DE69126694T DE69126694T2 (de) | 1990-10-26 | 1991-10-25 | Integrierte Halbleiterschaltung mit ECL-Eingangs- Ausgangspuffern |
US07/782,486 US5266845A (en) | 1990-10-26 | 1991-10-25 | Semiconductor integrated circuit provided with emitter coupled logic input/output buffers |
EP91118227A EP0482658B1 (en) | 1990-10-26 | 1991-10-25 | Semiconductor integrated circuit provided with emitter coupled logic input/ output buffers |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290460A JP2609756B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路の使用方法 |
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Publication Number | Publication Date |
---|---|
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JP2609756B2 JP2609756B2 (ja) | 1997-05-14 |
Family
ID=17756309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
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EP (1) | EP0482658B1 (ja) |
JP (1) | JP2609756B2 (ja) |
KR (1) | KR950009395B1 (ja) |
DE (1) | DE69126694T2 (ja) |
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US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
DE19803796B4 (de) | 1998-01-30 | 2006-10-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung |
US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
EP1006658A1 (en) * | 1998-12-03 | 2000-06-07 | STMicroelectronics S.r.l. | Low dissipation biCMOS ECL/CMOS interface |
US6474439B1 (en) | 2000-03-29 | 2002-11-05 | Schlumberger Technology Corporation | Dipole logging tool |
US7471591B2 (en) * | 2005-12-21 | 2008-12-30 | Precision Energy Services, Inc. | Method and apparatus for azimuthal logging of shear waves in boreholes using optionally rotatable transmitter and receiver assemblies |
US12032113B2 (en) * | 2022-01-03 | 2024-07-09 | Halliburton Energy Services, Inc. | Through tubing cement evaluation based on rotatable transmitter and computational rotated responses |
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---|---|---|---|---|
US4586242A (en) * | 1982-05-24 | 1986-05-06 | At&T Bell Laboratories | Operations on a semiconductor integrated circuit having two kinds of buffers |
JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
JPS60148135A (ja) * | 1984-01-13 | 1985-08-05 | Hitachi Comput Eng Corp Ltd | 半導体集積回路装置 |
JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
US4801820A (en) * | 1986-05-02 | 1989-01-31 | Motorola, Inc. | LSI array having power down capability |
US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
JPH03148827A (ja) * | 1989-11-06 | 1991-06-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1990
- 1990-10-26 JP JP2290460A patent/JP2609756B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-25 US US07/782,486 patent/US5266845A/en not_active Expired - Lifetime
- 1991-10-25 KR KR1019910018808A patent/KR950009395B1/ko not_active IP Right Cessation
- 1991-10-25 EP EP91118227A patent/EP0482658B1/en not_active Expired - Lifetime
- 1991-10-25 DE DE69126694T patent/DE69126694T2/de not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02131018A (ja) * | 1988-11-10 | 1990-05-18 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
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---|---|
JP2609756B2 (ja) | 1997-05-14 |
DE69126694T2 (de) | 1997-11-27 |
DE69126694D1 (de) | 1997-08-07 |
KR920008765A (ko) | 1992-05-28 |
KR950009395B1 (ko) | 1995-08-21 |
EP0482658B1 (en) | 1997-07-02 |
EP0482658A2 (en) | 1992-04-29 |
US5266845A (en) | 1993-11-30 |
EP0482658A3 (en) | 1992-08-05 |
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