JPH04167553A - 半導体装置 - Google Patents
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- JPH04167553A JPH04167553A JP2295776A JP29577690A JPH04167553A JP H04167553 A JPH04167553 A JP H04167553A JP 2295776 A JP2295776 A JP 2295776A JP 29577690 A JP29577690 A JP 29577690A JP H04167553 A JPH04167553 A JP H04167553A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子の実装の分野、特にペアチップの薄
監 高密度実装の分野に関するものであム 従来の技術 返電 電子機器の小型化 薄型化の傾向に伴って、半導
体素子の実装の薄型化 高密度化の要求が高まっている
。半導体素子を薄型に実装するためには ペアチップを
回路基板に直接フェースダウンで実装するフリップ型の
実装がもっとも効率が良1.% 第3図にこの従来の
技術であるフリップチップ実装技術の構成の一例を示す
。21は半導体素子、 22は回路基板 23は電極
24は配線であム 半導体素子21の電極23と回路基
板22の配線24はハンダ25により、機械的に固定さ
れていも かかる構成の半導体装置は下記に示したプロ
セスより形成されも まず電極23上にハンダバンブを
形成した半導体素子21を回路基板22に搭載すa つ
いで半導体素子21の電極23と回路基板22の配線2
4とを位置合わせずも この状態のまま半導体素子21
と回路基板22を150〜300℃加熱しハンダバンプ
を溶融させ、半導体素子21の電極23と回路基板22
の配線24とをハンダづけにより機械的に接続す4 第
4図にフリップチップで半導体素子を多層に積み重ねて
実装した場合の一例を示す。31.32はそれぞれ第1
層は 第2層よ 第3層目の半導体素子、また33、3
4、35はそれぞれ第1層は 第2層よ 第3層目の回
路基板であ本発明が解決しようとする課題 しかしながら前記のような構成でC友 下記のような
問題点を有してい九 1)半導体素子の電極と回路基板の配線を向かい合わせ
にして位置合わせするた八 電極の位置が見えず位置合
わせがしにくく接続不良をおこし易t、% 2)ハンダ付けの際にハンダが溶融して電極間の短絡が
生じゃすいた嵌 電極ピッチが余り狭くできず、電極ピ
ッチに限界があム 3)半導体素子の電極と回路基板の配線がハンダによる
機械的接続であるた数 周囲温度が変化したとき、半導
体素子と回路基板の熱膨張係数の差による応力の集中が
ハンダ接続部に生ま クラックによる接続不良が生じも
まf、 機械的ストレスに対しても弱(− 4)3)の傾向は半導体素子の大きさが大きくなるほど
激しくなるた数 余り大きなサイズの半導体素子を実装
できなしも 5)電極接続時に加熱を必要とするた敦 半導体素子や
回路基板に熱的ダメージがかが46)半導体素子と回路
基板を機械的に接続するた敢 半導体素子に不良が生じ
た場合でも半導体素子の交換が不可能であム 本発明はかかる点に鑑へ 非常に簡略な構造でしかも安
価に上記問題点を全て解決しうる半導体素子の実装方法
を提供することを目的とすも課題を解決するための手段 本発明(表 第1の配線を有する第1の回路基板上に
半導体素子の外形に合わせた形状の開口部を有し、 第
2の配線を有する第2の回路基板が積層されており、第
2の回路基板の開口部に半導体素子を載置し 半導体素
子の電極は第1の回路基板の前記配線と接触により電気
的に接続されており、半導体素子の裏面に放熱フィンを
配置し 放熱フィンを第1の回路基板もしくは第2の回
路基板に固定し 放熱フィンと第1の回路基板に挟み込
まれることにより、半導体素子を第1の回路基板に固定
した半導体装置である。
監 高密度実装の分野に関するものであム 従来の技術 返電 電子機器の小型化 薄型化の傾向に伴って、半導
体素子の実装の薄型化 高密度化の要求が高まっている
。半導体素子を薄型に実装するためには ペアチップを
回路基板に直接フェースダウンで実装するフリップ型の
実装がもっとも効率が良1.% 第3図にこの従来の
技術であるフリップチップ実装技術の構成の一例を示す
。21は半導体素子、 22は回路基板 23は電極
24は配線であム 半導体素子21の電極23と回路基
板22の配線24はハンダ25により、機械的に固定さ
れていも かかる構成の半導体装置は下記に示したプロ
セスより形成されも まず電極23上にハンダバンブを
形成した半導体素子21を回路基板22に搭載すa つ
いで半導体素子21の電極23と回路基板22の配線2
4とを位置合わせずも この状態のまま半導体素子21
と回路基板22を150〜300℃加熱しハンダバンプ
を溶融させ、半導体素子21の電極23と回路基板22
の配線24とをハンダづけにより機械的に接続す4 第
4図にフリップチップで半導体素子を多層に積み重ねて
実装した場合の一例を示す。31.32はそれぞれ第1
層は 第2層よ 第3層目の半導体素子、また33、3
4、35はそれぞれ第1層は 第2層よ 第3層目の回
路基板であ本発明が解決しようとする課題 しかしながら前記のような構成でC友 下記のような
問題点を有してい九 1)半導体素子の電極と回路基板の配線を向かい合わせ
にして位置合わせするた八 電極の位置が見えず位置合
わせがしにくく接続不良をおこし易t、% 2)ハンダ付けの際にハンダが溶融して電極間の短絡が
生じゃすいた嵌 電極ピッチが余り狭くできず、電極ピ
ッチに限界があム 3)半導体素子の電極と回路基板の配線がハンダによる
機械的接続であるた数 周囲温度が変化したとき、半導
体素子と回路基板の熱膨張係数の差による応力の集中が
ハンダ接続部に生ま クラックによる接続不良が生じも
まf、 機械的ストレスに対しても弱(− 4)3)の傾向は半導体素子の大きさが大きくなるほど
激しくなるた数 余り大きなサイズの半導体素子を実装
できなしも 5)電極接続時に加熱を必要とするた敦 半導体素子や
回路基板に熱的ダメージがかが46)半導体素子と回路
基板を機械的に接続するた敢 半導体素子に不良が生じ
た場合でも半導体素子の交換が不可能であム 本発明はかかる点に鑑へ 非常に簡略な構造でしかも安
価に上記問題点を全て解決しうる半導体素子の実装方法
を提供することを目的とすも課題を解決するための手段 本発明(表 第1の配線を有する第1の回路基板上に
半導体素子の外形に合わせた形状の開口部を有し、 第
2の配線を有する第2の回路基板が積層されており、第
2の回路基板の開口部に半導体素子を載置し 半導体素
子の電極は第1の回路基板の前記配線と接触により電気
的に接続されており、半導体素子の裏面に放熱フィンを
配置し 放熱フィンを第1の回路基板もしくは第2の回
路基板に固定し 放熱フィンと第1の回路基板に挟み込
まれることにより、半導体素子を第1の回路基板に固定
した半導体装置である。
作用
本発明は前記した構成により、半導体素子と回路基板の
接続が機械的接続でなく、接触による接続とすることが
できるた数 周囲温度が変化したときや外力がかかった
ときでL 電極と配線が自由に摺動できるので熱れ 機
械的ストレスに対して強い構造とすることができも ま
た放熱フィンを取り外せば一度実装した半導体素子の交
換も容易にできも 更に回路基板の開口部は半導体素子
の外形に合わせて形成しているた数 半導体素子を回路
基板の開口部に半導体素子をはめ込め(L半導体素子の
電極と回路基板の配線との位置合わせは自動的にできる
ので、半導体素子の電極と回路基板の配線の位置合わせ
の必要がなI、% また上に載せる半導体素子を下の
ものより大きくして行けば 半導体素子と回路基板を積
層していくことも可能であム 実施例 第1図は本発明の第1の実施例における半導体装置の構
造図を示すものであム 第1図において、l、 2はそ
れぞれ第1、第2の半導体素子であり、3.4、5はそ
れぞれ第1、第2、第3の回路基板であも また6、
7はそれぞれ第1、第2の突起電極であり、 8、9、
10はそれぞれ第1、第2、第3の配線であ、4 11
は放熱フィンであり、12は放熱フィンの固定ネジであ
り、 13、14はそれぞれ第1及び第2の弾性体であ
ム 第1、第2、第3の回路基板3.4.5のベースに
はガラ入 セラミック等を用いモ第1、第2の突起電極
6.7及び第1、第2、第3の配線8.9.10にはA
LAu等を用し\ 第1及び第2の弾性体13、14に
はアクリル、エポキシ、 シリコンゴム等を用1.X、
その厚みは100〜250μmとすム 放熱フィン11
にはAI等を用Lk その外形は第2の回路基板より
も大きなものを用いも第1.第2の突起型8i6.7は
第1および第2の半導体素子の電極上に鍍金などの方法
を用いてあらかじめ形成しておく。第2の回路基板4に
は第1の回路基板3に搭載する第1の半導体素子1の外
形に合わせて、その搭載部に第1の開口部15を形成し
ておく。第2の半導体素子2は第2の回路基板上接続を
取るた秩 第1の半導体素子1よりも大きな外形を有す
るものを用いる。また第3の回路基板5には第2の回路
基板4に搭載する第2の半導体素子2の外形に合わせて
、その搭載部に第2の開口部16を形成しておく。
接続が機械的接続でなく、接触による接続とすることが
できるた数 周囲温度が変化したときや外力がかかった
ときでL 電極と配線が自由に摺動できるので熱れ 機
械的ストレスに対して強い構造とすることができも ま
た放熱フィンを取り外せば一度実装した半導体素子の交
換も容易にできも 更に回路基板の開口部は半導体素子
の外形に合わせて形成しているた数 半導体素子を回路
基板の開口部に半導体素子をはめ込め(L半導体素子の
電極と回路基板の配線との位置合わせは自動的にできる
ので、半導体素子の電極と回路基板の配線の位置合わせ
の必要がなI、% また上に載せる半導体素子を下の
ものより大きくして行けば 半導体素子と回路基板を積
層していくことも可能であム 実施例 第1図は本発明の第1の実施例における半導体装置の構
造図を示すものであム 第1図において、l、 2はそ
れぞれ第1、第2の半導体素子であり、3.4、5はそ
れぞれ第1、第2、第3の回路基板であも また6、
7はそれぞれ第1、第2の突起電極であり、 8、9、
10はそれぞれ第1、第2、第3の配線であ、4 11
は放熱フィンであり、12は放熱フィンの固定ネジであ
り、 13、14はそれぞれ第1及び第2の弾性体であ
ム 第1、第2、第3の回路基板3.4.5のベースに
はガラ入 セラミック等を用いモ第1、第2の突起電極
6.7及び第1、第2、第3の配線8.9.10にはA
LAu等を用し\ 第1及び第2の弾性体13、14に
はアクリル、エポキシ、 シリコンゴム等を用1.X、
その厚みは100〜250μmとすム 放熱フィン11
にはAI等を用Lk その外形は第2の回路基板より
も大きなものを用いも第1.第2の突起型8i6.7は
第1および第2の半導体素子の電極上に鍍金などの方法
を用いてあらかじめ形成しておく。第2の回路基板4に
は第1の回路基板3に搭載する第1の半導体素子1の外
形に合わせて、その搭載部に第1の開口部15を形成し
ておく。第2の半導体素子2は第2の回路基板上接続を
取るた秩 第1の半導体素子1よりも大きな外形を有す
るものを用いる。また第3の回路基板5には第2の回路
基板4に搭載する第2の半導体素子2の外形に合わせて
、その搭載部に第2の開口部16を形成しておく。
上記半導体装置は第2図に示したプロセスにより形成さ
れも まず第2図(a)に示したように第1.第2の半
導体素子の外形に合わせて、あらかじ数 それぞれ第1
、第2の開口部15、16を形成した第2、第3の回路
基板4.5を第1の回路基板3に積層した多層回路基板
17を用意すム ついで第2図(b)に示したように
第1の開口部15に第1の半導体素子lをはめ込a こ
の際 第1の開口部15は第1の半導体素子lの外形に
合わせ、その搭載部に形成されているので、第1の半導
体素子lは第1の開口部15にはめ込むだけで、第1の
回路基板3の第1の配線8に第1の突起電極6は位置合
わせされも この際 第1の半導体素子1を第1の開口
部15にはめ込むだけで、第1の回路基板3の第1の配
線8に第1の突起電極6が非常に精度良く位置合わせさ
れる為に(よ 第1及び第2の回路基板3.4をセラミ
ックなどの非常に寸法安定性の良いもので形成すも ま
た 第1の開口部15のサイズも精度良く作製し その
大きさは第1の半導体素子の外形より10〜20μm大
きいサイズとするのが望ましt〜 ついで第2図(C)に示したようへ 第1の半導体素子
lの上に第1の弾性体13を載せも この上から更に第
2図(d)に示したように第2の半導体素子2を第2の
開口部16にはめ込a この東 第2の開口部16も第
2の半導体素子2の外形に合わせ、その搭載部に形成さ
れているので、第2の半導体素子2も第2の開口部16
にはめ込むだけで、第2の回路基板4の第2の配線9に
第2の突起電極7は位置合わせされも この東 いうま
でもなく、第2の半導体素子2を第2の開口部16には
め込むだけで、第2の回路基板4の第2の配線9に第2
の突起電極7が位置合わせされる為に(よ 各回路基板
やその開口部のサイズの精度を合わせておくことが重要
であるのは前述の通りであa 更に第2図(e)に示し
たよう番へ 第2の半導体素子2の上に第2の弾性体1
4を載せも ついで第2図(f)に示したように第2の
弾性体14の上から放熱フィン11を載せたのちに放熱
フィン11を多層回路基板17に固定ネジ12により固
定すも この限 固定ネジ12により放熱フィン11を
多層回路基板17に締めつける力は第2の弾性体14を
通して第2の半導体素子2へと伝えられ 更に第2の半
導体素子2から第1の弾性体13へと伝えられ 第1の
弾性体13から第1の半導体素子lへと伝えられ 第1
及び第2の半導体素子1.2の突起電極6.7はそれぞ
れ第1及び第2の配線8、9に圧接されも 第1及び第
2の弾性体13、14の弾性力により第1及び第2の半
導体素子1、2がそれぞれ適度な力で第1及び第2の回
路基板3.4に圧接されるためにζ戴 用いる弾性体の
材質により、その厚みを適当に調節すム 例えばシリコ
ンゴムなどを用いる場合、だいたいゴムを5%程度圧縮
してやることが望ましく、第2、第3の回路基板の厚み
がそれぞれに下記の用に調整されていることが望ましt
℃ 第2の回路基板の厚み =第1の半導体素子の厚み 十第1の弾性体の厚み*1.05 第3の回路基板の厚み =第2の半導体素子の厚み +第2の弾性体の厚み*1.05 上記のように調整すると、放熱フィンにより半導体素子
を固定した際i= 各弾性体が厚みの5%程度圧縮さ
れ その反発力により、各半導体素子はそれぞれ各回路
基板に押しつけられも 以上のような方法で半導体素子を回路基板に実装すると
、半導体素子と回路基板の接続が機械的接続でなく、接
触による接続とすることができた数 周囲温度が変化し
たときや外力がかかったときで仮 電極と配線が自由に
摺動できるので熱的機械的ストレスに対して強い構造と
することができも このため半導体素子のサイズが大き
くなっても熱れ 機械的ストレスで半導体装置の破壊が
生じることは無く。また放熱フィンを取り外せば一度実
装した半導体素子の交換も容易にできも今回は半導体素
子を2層積み重ねた構造の一例を用いて本発明の基本構
成を示した力(本発明は半導体素子の多層実装に非常に
適した構造であるの玄 積層する半導体素子の数を3層
以上にする事も可能であも 発明の詳細 な説明したようζξ 本発明によれば 下記に示したよ
うに数々の効果があり、本発明の実用的効果は非常に多
大であム l)半導体素子を回路基板の開口部にはめ込むだけで自
動的に位置合わせができるた数 位置合わせが非常に簡
略で、位置合わせの不良による接続不良が起こりに<
L% 2)半導体素子の電極と回路基板の配線がハンダによる
機械的接続では無く、接触による接続であるので、周囲
温度が変化したり、外力がかかったりしても電極と配線
とが自由に摺動できるためまた 熱れ 機械的ストレス
が生じたときでも半導体装置が破壊されることが無t℃ 3)2)の傾向は半導体素子の大きさによらないた数
大きなサイズの半導体素子の実装に適すも4)電極接続
時に加熱を必要としないたべ 実装時に半導体素子や回
路基板に熱的ダメージがかからな(℃ 5)半導体素子と回路基板を機械的に接続しないた八
半導体素子に不良が生じた場合でも半導体素子の交換が
容易にできも 6)電極と配線の接続が接触のみで行われるので、接続
ピッチを制限する要素が無く、しかも−括接続ができる
た数 多端子、狭ピッチの半導体素子の接続に適すも
れも まず第2図(a)に示したように第1.第2の半
導体素子の外形に合わせて、あらかじ数 それぞれ第1
、第2の開口部15、16を形成した第2、第3の回路
基板4.5を第1の回路基板3に積層した多層回路基板
17を用意すム ついで第2図(b)に示したように
第1の開口部15に第1の半導体素子lをはめ込a こ
の際 第1の開口部15は第1の半導体素子lの外形に
合わせ、その搭載部に形成されているので、第1の半導
体素子lは第1の開口部15にはめ込むだけで、第1の
回路基板3の第1の配線8に第1の突起電極6は位置合
わせされも この際 第1の半導体素子1を第1の開口
部15にはめ込むだけで、第1の回路基板3の第1の配
線8に第1の突起電極6が非常に精度良く位置合わせさ
れる為に(よ 第1及び第2の回路基板3.4をセラミ
ックなどの非常に寸法安定性の良いもので形成すも ま
た 第1の開口部15のサイズも精度良く作製し その
大きさは第1の半導体素子の外形より10〜20μm大
きいサイズとするのが望ましt〜 ついで第2図(C)に示したようへ 第1の半導体素子
lの上に第1の弾性体13を載せも この上から更に第
2図(d)に示したように第2の半導体素子2を第2の
開口部16にはめ込a この東 第2の開口部16も第
2の半導体素子2の外形に合わせ、その搭載部に形成さ
れているので、第2の半導体素子2も第2の開口部16
にはめ込むだけで、第2の回路基板4の第2の配線9に
第2の突起電極7は位置合わせされも この東 いうま
でもなく、第2の半導体素子2を第2の開口部16には
め込むだけで、第2の回路基板4の第2の配線9に第2
の突起電極7が位置合わせされる為に(よ 各回路基板
やその開口部のサイズの精度を合わせておくことが重要
であるのは前述の通りであa 更に第2図(e)に示し
たよう番へ 第2の半導体素子2の上に第2の弾性体1
4を載せも ついで第2図(f)に示したように第2の
弾性体14の上から放熱フィン11を載せたのちに放熱
フィン11を多層回路基板17に固定ネジ12により固
定すも この限 固定ネジ12により放熱フィン11を
多層回路基板17に締めつける力は第2の弾性体14を
通して第2の半導体素子2へと伝えられ 更に第2の半
導体素子2から第1の弾性体13へと伝えられ 第1の
弾性体13から第1の半導体素子lへと伝えられ 第1
及び第2の半導体素子1.2の突起電極6.7はそれぞ
れ第1及び第2の配線8、9に圧接されも 第1及び第
2の弾性体13、14の弾性力により第1及び第2の半
導体素子1、2がそれぞれ適度な力で第1及び第2の回
路基板3.4に圧接されるためにζ戴 用いる弾性体の
材質により、その厚みを適当に調節すム 例えばシリコ
ンゴムなどを用いる場合、だいたいゴムを5%程度圧縮
してやることが望ましく、第2、第3の回路基板の厚み
がそれぞれに下記の用に調整されていることが望ましt
℃ 第2の回路基板の厚み =第1の半導体素子の厚み 十第1の弾性体の厚み*1.05 第3の回路基板の厚み =第2の半導体素子の厚み +第2の弾性体の厚み*1.05 上記のように調整すると、放熱フィンにより半導体素子
を固定した際i= 各弾性体が厚みの5%程度圧縮さ
れ その反発力により、各半導体素子はそれぞれ各回路
基板に押しつけられも 以上のような方法で半導体素子を回路基板に実装すると
、半導体素子と回路基板の接続が機械的接続でなく、接
触による接続とすることができた数 周囲温度が変化し
たときや外力がかかったときで仮 電極と配線が自由に
摺動できるので熱的機械的ストレスに対して強い構造と
することができも このため半導体素子のサイズが大き
くなっても熱れ 機械的ストレスで半導体装置の破壊が
生じることは無く。また放熱フィンを取り外せば一度実
装した半導体素子の交換も容易にできも今回は半導体素
子を2層積み重ねた構造の一例を用いて本発明の基本構
成を示した力(本発明は半導体素子の多層実装に非常に
適した構造であるの玄 積層する半導体素子の数を3層
以上にする事も可能であも 発明の詳細 な説明したようζξ 本発明によれば 下記に示したよ
うに数々の効果があり、本発明の実用的効果は非常に多
大であム l)半導体素子を回路基板の開口部にはめ込むだけで自
動的に位置合わせができるた数 位置合わせが非常に簡
略で、位置合わせの不良による接続不良が起こりに<
L% 2)半導体素子の電極と回路基板の配線がハンダによる
機械的接続では無く、接触による接続であるので、周囲
温度が変化したり、外力がかかったりしても電極と配線
とが自由に摺動できるためまた 熱れ 機械的ストレス
が生じたときでも半導体装置が破壊されることが無t℃ 3)2)の傾向は半導体素子の大きさによらないた数
大きなサイズの半導体素子の実装に適すも4)電極接続
時に加熱を必要としないたべ 実装時に半導体素子や回
路基板に熱的ダメージがかからな(℃ 5)半導体素子と回路基板を機械的に接続しないた八
半導体素子に不良が生じた場合でも半導体素子の交換が
容易にできも 6)電極と配線の接続が接触のみで行われるので、接続
ピッチを制限する要素が無く、しかも−括接続ができる
た数 多端子、狭ピッチの半導体素子の接続に適すも
第1図は本発明の第1の実施例における半導体装置の構
造断面医 第2図は同実施例の半導体装置の作製方法の
工程断面文 第3皿 第4図は従来の半導体装置の構造
断面図であ4 1、31・・・第1の半導体素子、 2、32・・・第
2の半導体素子、 3、33・・・第1の回路基板 4
.34・・・第2の回路基板 5、35・・・第3の回
路基[6・・・第1の突起を楓 7・・・第2の突起電
機8・・・第1の配線 9・・・第2の配線 lO・・
・第3の配線 11・・・放熱フィン、 12・・・固
定ネジ、 13・・・第1の弾性恢 14・・・第2の
弾性恢 15・・・第1の開口訊 16・・・第2の関
口区 17・・・多層回路基板 21・・・半導体素子
、 22・・・回路基板 23・・・重態 24・・・
配線 25・・・ハン外代理人の氏名 弁理士 小鍜治
明 ほか2名Hmlの千講停雲チ 2 ’112の午lI秒素子 3 1fIIの口路暮価 +12のω路墨慕 l事3のω路暮ル 6電lのQJi’を伽 711r2の9kt価 8稟lのに3Mll 9 1R2の 勇ピ 1畝 IO第3の&!繍 lI放炉フィン t2 m定年ジ 151LlノMo113 16葛2の側Ou s 妬2図 (α) 第 2 図 (d) (e) 第2図 (f) vI3図 第4図
造断面医 第2図は同実施例の半導体装置の作製方法の
工程断面文 第3皿 第4図は従来の半導体装置の構造
断面図であ4 1、31・・・第1の半導体素子、 2、32・・・第
2の半導体素子、 3、33・・・第1の回路基板 4
.34・・・第2の回路基板 5、35・・・第3の回
路基[6・・・第1の突起を楓 7・・・第2の突起電
機8・・・第1の配線 9・・・第2の配線 lO・・
・第3の配線 11・・・放熱フィン、 12・・・固
定ネジ、 13・・・第1の弾性恢 14・・・第2の
弾性恢 15・・・第1の開口訊 16・・・第2の関
口区 17・・・多層回路基板 21・・・半導体素子
、 22・・・回路基板 23・・・重態 24・・・
配線 25・・・ハン外代理人の氏名 弁理士 小鍜治
明 ほか2名Hmlの千講停雲チ 2 ’112の午lI秒素子 3 1fIIの口路暮価 +12のω路墨慕 l事3のω路暮ル 6電lのQJi’を伽 711r2の9kt価 8稟lのに3Mll 9 1R2の 勇ピ 1畝 IO第3の&!繍 lI放炉フィン t2 m定年ジ 151LlノMo113 16葛2の側Ou s 妬2図 (α) 第 2 図 (d) (e) 第2図 (f) vI3図 第4図
Claims (4)
- (1)第1の配線を有する第1の回路基板上に、半導体
素子の外形よりも大きい開口部を有し、第2の配線を有
する第2の回路基板が積層されており、前記第2の回路
基板の前記開口部に前記半導体素子を載置し、前記半導
体素子の電極は前記第1の回路基板の前記第1の配線と
接触により電気的に接続されており、前記半導体素子の
裏面に放熱フィンを配置し、前記放熱フィンは前記第1
の回路基板もしくは前記第2の回路基板に固定されてお
り、前記半導体素子が前記放熱フィンと前記第1の回路
基板に挟み込まれることにより、前記半導体素子が前記
第1の前記回路基板に固定されることを特徴とする半導
体装置。 - (2)第1の配線を有する第1の回路基板上に、第1の
半導体素子の外形よりも大きい第1の開口部を有し、第
2の配線を有する第2の回路基板が積層されており、前
記第2の回路基板上に 前記第1の半導体素子よりも大
きく、第2の半導体素子の外形よりも大きい第2の開口
部を有し、第3の配線を有する第3の回路基板が積層さ
れており、前記第2の回路基板の前記第1の開口部に第
1の半導体素子を載置し、前記第3の回路基板の前記第
2の開口部に第2の半導体素子を前記第1の半導体素子
の上から載置し、前記第1及び第2の半導体素子の電極
はそれぞれ前記第1及び第2の回路基板の前記第1及び
第2の配線と接触により電気的に接続されており、前記
第2の半導体素子の裏面に放熱フィンを配置し、前記放
熱フィンは前記第1、第2、第3の回路基板に固定され
ており、前記第1及び第2の半導体素子が前記放熱フィ
ンと前記第1の回路基板に挟み込まれることにより、前
記第1及び第2の半導体素子がそれぞれ前記第1及び第
2の回路基板に固定されることを特徴とする半導体装置
。 - (3)半導体素子と放熱フィンもしくは回路基板の間に
弾性体が挟み込まれていることを特徴とする特許請求の
範囲第1項又は第2項に記載の半導体装置。 - (4)半導体素子もしくは回路基板が突起電極を有する
ことを特徴とする特許請求の範囲第1項、又は第2項又
は第3項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2295776A JP2847949B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2295776A JP2847949B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04167553A true JPH04167553A (ja) | 1992-06-15 |
JP2847949B2 JP2847949B2 (ja) | 1999-01-20 |
Family
ID=17825012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2295776A Expired - Fee Related JP2847949B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2847949B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005044967A (ja) * | 2003-07-28 | 2005-02-17 | Hitachi Cable Ltd | 光素子付き電気回路素子 |
WO2007088757A1 (ja) * | 2006-02-02 | 2007-08-09 | Matsushita Electric Industrial Co., Ltd. | メモリカードおよびメモリカードの製造方法 |
US7933127B2 (en) | 2006-02-02 | 2011-04-26 | Panasonic Corporation | Memory card and memory card manufacturing method |
JP2011228521A (ja) * | 2010-04-21 | 2011-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-10-31 JP JP2295776A patent/JP2847949B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005044967A (ja) * | 2003-07-28 | 2005-02-17 | Hitachi Cable Ltd | 光素子付き電気回路素子 |
WO2007088757A1 (ja) * | 2006-02-02 | 2007-08-09 | Matsushita Electric Industrial Co., Ltd. | メモリカードおよびメモリカードの製造方法 |
US7933127B2 (en) | 2006-02-02 | 2011-04-26 | Panasonic Corporation | Memory card and memory card manufacturing method |
JP4946872B2 (ja) * | 2006-02-02 | 2012-06-06 | パナソニック株式会社 | メモリカードの製造方法 |
JP2011228521A (ja) * | 2010-04-21 | 2011-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
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JP2847949B2 (ja) | 1999-01-20 |
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