JPH04163976A - 超電導素子および作製方法 - Google Patents
超電導素子および作製方法Info
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- JPH04163976A JPH04163976A JP2291198A JP29119890A JPH04163976A JP H04163976 A JPH04163976 A JP H04163976A JP 2291198 A JP2291198 A JP 2291198A JP 29119890 A JP29119890 A JP 29119890A JP H04163976 A JPH04163976 A JP H04163976A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超電導素子およびその作製方法に関する。よ
り詳細には、新規な構成の超電導素子およびその作製方
法に関する。
り詳細には、新規な構成の超電導素子およびその作製方
法に関する。
従来の技術
超電導を使用した代表的な素子に、ジョセフソン素子が
ある。ジョセフソン素子は、一対の超電導体をトンネル
障壁を介して結合した構成であり、高速スイッチング動
作が可能である。しかしながら、ジョセフソン素子は２
端子の素子であり、論理回路を実現するためには複雑な
回路構成になってしまう。
ある。ジョセフソン素子は、一対の超電導体をトンネル
障壁を介して結合した構成であり、高速スイッチング動
作が可能である。しかしながら、ジョセフソン素子は２
端子の素子であり、論理回路を実現するためには複雑な
回路構成になってしまう。
一方、超電導を利用した３端子素子としては、超電導ベ
ーストランジスタ、超電導ＦＥＴ等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミツタ２１絶縁体で構成されたトンネル障
壁２２、超電導体で構成されたベース２３、半導体アイ
ソレータ２４および常電導体で構成されたコレクタ２５
を積層した構成になっている。この超電導ベーストラン
ジスタは、トンネル障壁２２を通過した高速電子を利用
した低電力消費で高速動作する素子である。
ーストランジスタ、超電導ＦＥＴ等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミツタ２１絶縁体で構成されたトンネル障
壁２２、超電導体で構成されたベース２３、半導体アイ
ソレータ２４および常電導体で構成されたコレクタ２５
を積層した構成になっている。この超電導ベーストラン
ジスタは、トンネル障壁２２を通過した高速電子を利用
した低電力消費で高速動作する素子である。
第４図に、超電導ＦＥＴの概念図を示す。第４図の超電
導ＦＥＴは、超電導体で構成されている超電導ソース電
極４１および超電導ドレイン電極４２が、半導体層４３
上に互いに近接して配置されている。超電導ソース電極
４１および超電導ドレイン電極４２の間の部分の半導体
層４３は、下側が大きく削られ厚さが薄くなっている。
導ＦＥＴは、超電導体で構成されている超電導ソース電
極４１および超電導ドレイン電極４２が、半導体層４３
上に互いに近接して配置されている。超電導ソース電極
４１および超電導ドレイン電極４２の間の部分の半導体
層４３は、下側が大きく削られ厚さが薄くなっている。
また、半導体層４３の下側表面にはゲート絶縁膜４６が
形成され、ゲート絶縁膜４６上にゲート電極４４が設け
られている。
形成され、ゲート絶縁膜４６上にゲート電極４４が設け
られている。
超電導ＦＥＴは、近接効果で超電導ソース電極４１およ
び超電導ドレイン電極４２間の半導体層４３を流れる超
電導電流を、ゲート電圧で制御する低電力消費で高速動
作する素子である。
び超電導ドレイン電極４２間の半導体層４３を流れる超
電導電流を、ゲート電圧で制御する低電力消費で高速動
作する素子である。
さらに、ソース電極、ドレイン電極間に超電導体でチャ
ネルを形成し、この超電導チャネルを流れる電流をゲー
ト電極に印加する電圧で制御する３端子の超電導素子も
発表されている。
ネルを形成し、この超電導チャネルを流れる電流をゲー
ト電極に印加する電圧で制御する３端子の超電導素子も
発表されている。
発明が解決しようとする課題
上記の超電導ベーストランジスタおよび超電導ＦＥＴは
、いずれも半導体層と超電導体層とが積層された部分を
有する。ところが、近年研究が進んでいる酸化物超電導
体を使用して、半導体層と超電導体層との積層構造を作
製することは困難である。また、この構造が作製できて
も半導体層と超電導体層の間の界面の制御が難しく、素
子として満足な動作をしなかった。
、いずれも半導体層と超電導体層とが積層された部分を
有する。ところが、近年研究が進んでいる酸化物超電導
体を使用して、半導体層と超電導体層との積層構造を作
製することは困難である。また、この構造が作製できて
も半導体層と超電導体層の間の界面の制御が難しく、素
子として満足な動作をしなかった。
また、超電導ＦＥＴは、近接効果を利用するため、超電
導ソース電極４１および超電導ドレイン電極４２を、そ
れぞれを構成する超電導体のコヒーレンス長の数倍程度
以内に近接させて作製しなければならない。特に酸化物
超電導体は、コヒーレンス長が短いので、酸化物超電導
体を使用した場合には、超電導ソース電極４１および超
電導ドレイン電極４２間の距離は、数１０ｒ＋＋ｎ以下
にしなければならない。このような微細加工は非常に困
難であり、従来は酸化物超電導体を使用した超電導ＦＥ
Ｔを再現性よく作製できなかった。
導ソース電極４１および超電導ドレイン電極４２を、そ
れぞれを構成する超電導体のコヒーレンス長の数倍程度
以内に近接させて作製しなければならない。特に酸化物
超電導体は、コヒーレンス長が短いので、酸化物超電導
体を使用した場合には、超電導ソース電極４１および超
電導ドレイン電極４２間の距離は、数１０ｒ＋＋ｎ以下
にしなければならない。このような微細加工は非常に困
難であり、従来は酸化物超電導体を使用した超電導ＦＥ
Ｔを再現性よく作製できなかった。
さらに、従来の超電導チャネルを有する超電導素子は、
変調動作は確認されたが、キャリア密度が高いため、完
全なオン／オフ動作ができなかった。酸化物超電導体は
、キャリア密度が低いので、超電導チャネルに使用する
ことにより、完全なオン／オフ動作を行う上記の素子の
実現の可能性が期待されている。しかしながら、超電導
チャネルを５ｒ＋＋ｎ以下の厚さにしなければならず、
そのような構成を実現することは困難であった。
変調動作は確認されたが、キャリア密度が高いため、完
全なオン／オフ動作ができなかった。酸化物超電導体は
、キャリア密度が低いので、超電導チャネルに使用する
ことにより、完全なオン／オフ動作を行う上記の素子の
実現の可能性が期待されている。しかしながら、超電導
チャネルを５ｒ＋＋ｎ以下の厚さにしなければならず、
そのような構成を実現することは困難であった。
また、この素子の動作速度は、ゲート長で決定されるが
、通常の加工技術で０．１μｍ以下の寸法を実現するこ
とは難しく、素子の高速化に限度があった。
、通常の加工技術で０．１μｍ以下の寸法を実現するこ
とは難しく、素子の高速化に限度があった。
そこで本発明の目的は、上記従来技術の問題点を解決し
た、新規な構成の超電導素子およびその作製方法を提供
することにある。
た、新規な構成の超電導素子およびその作製方法を提供
することにある。
課題を解決するための手段
本発明に従うと、酸化物超電導薄膜で構成され、基板成
膜面に対して垂直方向に配置された超電導チャネルと、
該超電導チャネルの両端近傍にそれぞれ配置されて該超
電導チャネルに電流を流すソース電極およびドレイン電
極と、前記超電導チャネルと絶縁層を介して接触する前
記基板成膜面に平行な酸化物超電導薄膜で構成されて、
前記超電導チャネルに流れる電流を制御する電圧が印加
される超電導ゲート電極とを具備することを特徴とする
超電導素子が提供される。
膜面に対して垂直方向に配置された超電導チャネルと、
該超電導チャネルの両端近傍にそれぞれ配置されて該超
電導チャネルに電流を流すソース電極およびドレイン電
極と、前記超電導チャネルと絶縁層を介して接触する前
記基板成膜面に平行な酸化物超電導薄膜で構成されて、
前記超電導チャネルに流れる電流を制御する電圧が印加
される超電導ゲート電極とを具備することを特徴とする
超電導素子が提供される。
また、本発明では、上記の超電導素子を作製する方法と
して、前記基板上に成膜面に平行に酸化物超電導薄膜お
よび絶縁体膜を積層して形成し、前記絶縁体膜および前
記酸化物超電導薄膜の一端面を揃えて、前記基板成膜面
に対して垂直となるよう加工し、該端面上に絶縁体膜お
よび酸化物超電導薄膜を積層する工程を含むことを特徴
とする超電導素子の作製方法が提供される。
して、前記基板上に成膜面に平行に酸化物超電導薄膜お
よび絶縁体膜を積層して形成し、前記絶縁体膜および前
記酸化物超電導薄膜の一端面を揃えて、前記基板成膜面
に対して垂直となるよう加工し、該端面上に絶縁体膜お
よび酸化物超電導薄膜を積層する工程を含むことを特徴
とする超電導素子の作製方法が提供される。
作用
本発明の超電導素子は、酸化物超電導体による超電導チ
ャネルと、超電導チャネルに電流を流すソース電極およ
びドレイン電極と、超電導チャネルを流れる電流を制御
する電圧が印加される超電導ゲート電極とを具備する。
ャネルと、超電導チャネルに電流を流すソース電極およ
びドレイン電極と、超電導チャネルを流れる電流を制御
する電圧が印加される超電導ゲート電極とを具備する。
本発明の超電導素子では、超電導チャネルが酸化物超電
導薄膜により構成され、基板成膜面に対して垂直に配置
されている。
導薄膜により構成され、基板成膜面に対して垂直に配置
されている。
一方、超電導ゲート電極は、超電導チャネルにゲート絶
縁層を介して接している。超電導ゲート電極は、基板成
膜面に平行な酸化物超電導薄膜で構成されていて、この
酸化物超電導薄膜の一端がゲート絶縁層に隣接している
。超電導ゲート電極の酸化物超電導薄膜の厚さは、例え
ば、約１００ ｎｍ以下とすることができる。従って、
本発明の超電導素子では、超電導チャネルのゲート部分
の長さは非常に短く、超電導チャネルを流れる電流を高
速にオン／オフできる。また、本発明の超電導素子では
微細加工を行うことなく、上記の短幅のゲートを実現で
きる。
縁層を介して接している。超電導ゲート電極は、基板成
膜面に平行な酸化物超電導薄膜で構成されていて、この
酸化物超電導薄膜の一端がゲート絶縁層に隣接している
。超電導ゲート電極の酸化物超電導薄膜の厚さは、例え
ば、約１００ ｎｍ以下とすることができる。従って、
本発明の超電導素子では、超電導チャネルのゲート部分
の長さは非常に短く、超電導チャネルを流れる電流を高
速にオン／オフできる。また、本発明の超電導素子では
微細加工を行うことなく、上記の短幅のゲートを実現で
きる。
超電導チャネルは、超電導ゲート電極に印加された電圧
で開閉させるために、超電導ゲート電極により発生され
る電界の方向で、厚さが５ｎｍ以下でなければならない
。本発明では、このような極薄の超電導チャネルも実現
している。
で開閉させるために、超電導ゲート電極により発生され
る電界の方向で、厚さが５ｎｍ以下でなければならない
。本発明では、このような極薄の超電導チャネルも実現
している。
また、従来の超電導ＦＥＴが、超電導近接効果を利用し
て半導体中に超電導電流を流すのに対し、本発明の超電
導素子では、主電流は超電導体中を流れる。従って、本
発明の超電導素子では、一対の超電導電極を微細な距離
だけ離して配置する必要がない。また、上述のように短
幅のゲートも微細加工せずに実現しており、後述するよ
う超電導チャネルの作製にも微細加工技術が不要である
。
て半導体中に超電導電流を流すのに対し、本発明の超電
導素子では、主電流は超電導体中を流れる。従って、本
発明の超電導素子では、一対の超電導電極を微細な距離
だけ離して配置する必要がない。また、上述のように短
幅のゲートも微細加工せずに実現しており、後述するよ
う超電導チャネルの作製にも微細加工技術が不要である
。
従って、従来の超電導ＦＥＴを作製するときに必要な微
細加工技術の制限が緩和される。
細加工技術の制限が緩和される。
本発明の方法では、最初に基板上に超電導ゲート電極の
酸化物超電導薄膜を成膜する。必要に応じてＭｇＯ等の
絶縁体膜を基板上に形成して、その上にこの酸化物超電
導薄膜を成膜してもよい。
酸化物超電導薄膜を成膜する。必要に応じてＭｇＯ等の
絶縁体膜を基板上に形成して、その上にこの酸化物超電
導薄膜を成膜してもよい。
この酸化物超電導薄膜上に絶縁体膜をさらに形成して、
この積層膜の一端面を基板成膜面に対して垂直に揃える
ようエツチングする。エツチングには、集束イオンビー
ム法等の走査型のエツチング法を使用することが好まし
い。この端面上にゲート絶縁層となる絶縁膜および超電
導チャネルとなる酸化物超電導薄膜を形成する。
この積層膜の一端面を基板成膜面に対して垂直に揃える
ようエツチングする。エツチングには、集束イオンビー
ム法等の走査型のエツチング法を使用することが好まし
い。この端面上にゲート絶縁層となる絶縁膜および超電
導チャネルとなる酸化物超電導薄膜を形成する。
超電導チャネルの酸化物超電導薄膜の厚さは、約５ｎｍ
以下に成膜しなければならない。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、ＭＢＥ （分
子ビームエピタキシ）法で酸化物超電導体の適当な数の
ユニットセルを積み上げる方法も好ましい。
以下に成膜しなければならない。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、ＭＢＥ （分
子ビームエピタキシ）法で酸化物超電導体の適当な数の
ユニットセルを積み上げる方法も好ましい。
本発明の方法に従えば、酸化物超電導薄膜を微細に加工
する工程が一切存在しない。従って、従来の超電導ＦＥ
Ｔを作製するときに必要な微細加工技術の制限が緩和さ
れる。
する工程が一切存在しない。従って、従来の超電導ＦＥ
Ｔを作製するときに必要な微細加工技術の制限が緩和さ
れる。
本発明の超電導素子において、基板には、ＭｇＯ。
ＳｒＴｉＯ３等の酸化物単結晶基板が使用可能である。
これらの基板上には、配向性の高い結晶からなる酸化物
超電導薄膜を成長させることが可能であるので好ましい
。また、表面に絶縁層を有する半導体基板を使用するこ
ともできる。
超電導薄膜を成長させることが可能であるので好ましい
。また、表面に絶縁層を有する半導体基板を使用するこ
ともできる。
また、本発明の超電導素子には、Ｙ−Ｂａ−Ｃｕ−０系
酸化物超電導体、Ｂｉ −３ｒ −Ｃａ −Ｃｕ −０
系酸化物超電導体、ＴＩ −Ｂａ−Ｃａ −Ｃｕ −０
系酸化物超電導体等任意の酸化物超電導体を使用するこ
とができる。
酸化物超電導体、Ｂｉ −３ｒ −Ｃａ −Ｃｕ −０
系酸化物超電導体、ＴＩ −Ｂａ−Ｃａ −Ｃｕ −０
系酸化物超電導体等任意の酸化物超電導体を使用するこ
とができる。
以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
実施例
第１図に、本発明の超電導素子の断面図を示す。
第１図の超電導素子は、基板５上に成膜された絶縁膜７
上に積層された酸化物超電導体で構成された超電導ゲー
ト電極１１を具備する。超電導ゲート電極１１の左端上
にはゲート電極４が配置されている。超電導ゲート電極
１１上のゲート電極４の右方には絶縁膜８が積層され、
積層膜となっている。
上に積層された酸化物超電導体で構成された超電導ゲー
ト電極１１を具備する。超電導ゲート電極１１の左端上
にはゲート電極４が配置されている。超電導ゲート電極
１１上のゲート電極４の右方には絶縁膜８が積層され、
積層膜となっている。
絶縁膜７、超電導ゲート電極１１および絶縁膜８の右端
面は、基板５の成膜面に対して垂直の１つの面となるよ
うエツチングされている。この垂直端面１５上、絶縁膜
８上および基板５の上記の積層膜の右側の部分上に連続
して、ゲート絶縁層６および酸化物超電導薄膜１が積層
されている。酸化物超電導薄膜１の超電導ゲート電極１
１前方の部分が超電導チャネル１０になっている。酸化
物超電導薄膜１の両端上には、ソース電極およびドレイ
ン電極が配置されている。
面は、基板５の成膜面に対して垂直の１つの面となるよ
うエツチングされている。この垂直端面１５上、絶縁膜
８上および基板５の上記の積層膜の右側の部分上に連続
して、ゲート絶縁層６および酸化物超電導薄膜１が積層
されている。酸化物超電導薄膜１の超電導ゲート電極１
１前方の部分が超電導チャネル１０になっている。酸化
物超電導薄膜１の両端上には、ソース電極およびドレイ
ン電極が配置されている。
第２図を参照して、本発明の超電導素子を本発明の方法
で作製する手順を説明する。まず、第２図（ａ）に示す
ような基板５の表面に第２図（ｂ）に示すようＭｇＯ等
の絶縁体膜７を、スパッタリング法等で厚さ約２００
ｎｍに形成する。基板５としては、Ｍｇ０（１００）基
板、５ｒＴｉＯｓ （１００）基板等の絶縁体基板、
または表面に絶縁膜を有するＳｉ等の半導体基板が好ま
しい。このＳｉ基板の表面にはＣＶＤ法で成膜されたＭ
ｇＡ］ｚ０４層およびスパッタリング法で成膜されたＢ
ａＴｉＯ３層が積層されていることが好ましい。基板５
の結晶性がよい場合には、この絶縁膜７はなくてもよい
。
で作製する手順を説明する。まず、第２図（ａ）に示す
ような基板５の表面に第２図（ｂ）に示すようＭｇＯ等
の絶縁体膜７を、スパッタリング法等で厚さ約２００
ｎｍに形成する。基板５としては、Ｍｇ０（１００）基
板、５ｒＴｉＯｓ （１００）基板等の絶縁体基板、
または表面に絶縁膜を有するＳｉ等の半導体基板が好ま
しい。このＳｉ基板の表面にはＣＶＤ法で成膜されたＭ
ｇＡ］ｚ０４層およびスパッタリング法で成膜されたＢ
ａＴｉＯ３層が積層されていることが好ましい。基板５
の結晶性がよい場合には、この絶縁膜７はなくてもよい
。
次に、この絶縁膜７の上に第２図（Ｃ）に示すよう超電
導ゲート電極の酸化物超電導薄膜１１を約１１００ｎ以
下に成膜する。成膜方法としては、オファクシススバッ
タリング法、反応性蒸着法、ＭＢＥ法、ＣＶＤ法等の方
法を用いる。酸化物超電導体としては、Ｙ−Ｂａ−Ｃｕ
−０系酸化物超電導体、Ｂｉ −３ｒ−Ｃａ−Ｃｕ−０
系酸化物超電導体、ＴＩ −Ｂａ−Ｃａ−Ｃｕ−○系酸
化物超電導体が好ましい。これは、Ｃ軸配向の酸化物超
電導薄膜は、基板と平行な方向の臨界電流密度が大きい
からである。
導ゲート電極の酸化物超電導薄膜１１を約１１００ｎ以
下に成膜する。成膜方法としては、オファクシススバッ
タリング法、反応性蒸着法、ＭＢＥ法、ＣＶＤ法等の方
法を用いる。酸化物超電導体としては、Ｙ−Ｂａ−Ｃｕ
−０系酸化物超電導体、Ｂｉ −３ｒ−Ｃａ−Ｃｕ−０
系酸化物超電導体、ＴＩ −Ｂａ−Ｃａ−Ｃｕ−○系酸
化物超電導体が好ましい。これは、Ｃ軸配向の酸化物超
電導薄膜は、基板と平行な方向の臨界電流密度が大きい
からである。
この酸化物超電導薄膜１１上に第２図（６）に示すよう
再びＭｇＯ等の絶縁体膜８を、スパッタリング法等で約
３００ ｎｍの厚さに形成する。機械的応力の減少の点
から、絶縁体膜７、酸化物超電導薄膜１１および絶縁体
膜８を連続形成することも好ましい。
再びＭｇＯ等の絶縁体膜８を、スパッタリング法等で約
３００ ｎｍの厚さに形成する。機械的応力の減少の点
から、絶縁体膜７、酸化物超電導薄膜１１および絶縁体
膜８を連続形成することも好ましい。
このように積層した絶縁体膜７、酸化物超電導薄膜１１
および絶縁体膜８の右端をいっしょにエツチングし、第
２図（ｅ）に示すよう垂直端面面１５を形成する。エツ
チング方法としては、集束イオンビーム法等の走査型の
エツチング方法を用い、基板５の一部を露出させる。
および絶縁体膜８の右端をいっしょにエツチングし、第
２図（ｅ）に示すよう垂直端面面１５を形成する。エツ
チング方法としては、集束イオンビーム法等の走査型の
エツチング方法を用い、基板５の一部を露出させる。
垂直端面１５、絶縁体膜８および基板５の露出部分上に
ＭｇＯ１ＳｉＮ等でゲート絶縁層６を形成する。
ＭｇＯ１ＳｉＮ等でゲート絶縁層６を形成する。
ゲート絶縁層６の厚さは約ＩＱｎｍ以上のトンネル電流
が無視できる厚さにする。次いでこのゲート絶縁層６上
に第２図（鵠に示すよう、約５ｎｍ以下の厚さの酸化物
超電導薄膜１をオファクシススバッタリング法で形成す
る。酸化物超電導体は、超電導ゲート電極１１に使用し
たものを使用し、基板温度約６５０℃以下で成膜して、
ａ軸配向の酸化物超電導薄膜とする。
が無視できる厚さにする。次いでこのゲート絶縁層６上
に第２図（鵠に示すよう、約５ｎｍ以下の厚さの酸化物
超電導薄膜１をオファクシススバッタリング法で形成す
る。酸化物超電導体は、超電導ゲート電極１１に使用し
たものを使用し、基板温度約６５０℃以下で成膜して、
ａ軸配向の酸化物超電導薄膜とする。
酸化物超電導薄膜１、ゲート絶縁層６および絶縁体膜８
の左端を反応性イオンエツチング、Ａｒイオンミリング
等で、第２図（社）に示すようエツチングし、超電導ゲ
ート電極１１の一部１４を露出させる。
の左端を反応性イオンエツチング、Ａｒイオンミリング
等で、第２図（社）に示すようエツチングし、超電導ゲ
ート電極１１の一部１４を露出させる。
超電導ゲート電極１１の露出部分１４上、酸化物超電導
薄膜１の両端上にそれぞれゲート電極４、ソース電極２
およびドレイン電極３を形成して本発明の超電導素子が
完成する。これらの電極は、Ａ′ｕまたはＴＩ、Ｗ等の
高融点金属、これらのシリサイドを用いて真空蒸着法等
任意の方法で形成することが好ましい。また、必要に応
じて、これらの電極上に不動態膜を形成することも好ま
しい。
薄膜１の両端上にそれぞれゲート電極４、ソース電極２
およびドレイン電極３を形成して本発明の超電導素子が
完成する。これらの電極は、Ａ′ｕまたはＴＩ、Ｗ等の
高融点金属、これらのシリサイドを用いて真空蒸着法等
任意の方法で形成することが好ましい。また、必要に応
じて、これらの電極上に不動態膜を形成することも好ま
しい。
本発明の超電導素子を本発明の方法で作製すると、超電
導ＦＥＴを作製する場合に要求される微細加工技術の制
限が緩和される。従って、作製が容易であり、素子の性
能も安定しており、再現性もよい。
導ＦＥＴを作製する場合に要求される微細加工技術の制
限が緩和される。従って、作製が容易であり、素子の性
能も安定しており、再現性もよい。
発明の詳細
な説明したように、本発明の超電導素子は、超電導チャ
ネル中を流れる超電導電流をゲート電圧で制御する構成
となっている。従って、従来の超電導ＦＥＴのように、
超電導近接効果を利用していないので微細加工技術が不
要である。また、超電導体と半導体を積層する必要もな
いので、酸化物超電導体を使用して高性能な素子が作製
できる。本発明の超電導素子は、ゲート寸法を小さくす
ることが可能なので、高速に動作させることができる。
ネル中を流れる超電導電流をゲート電圧で制御する構成
となっている。従って、従来の超電導ＦＥＴのように、
超電導近接効果を利用していないので微細加工技術が不
要である。また、超電導体と半導体を積層する必要もな
いので、酸化物超電導体を使用して高性能な素子が作製
できる。本発明の超電導素子は、ゲート寸法を小さくす
ることが可能なので、高速に動作させることができる。
本発明により、超電導技術の電子デバイスへの応用がさ
らに促進される。
らに促進される。
第１図は、本発明の超電導素子の概略図であり、第２図
は、本発明の方法により本発明の超電導素子を作製する
場合の工程を示す概略図であり、第３図は、超電導ベー
ストランジスタの概略図であり、 第４図は、超電導ＦＥＴの概略図である。 〔主な参照番号〕 １・・・酸化物超電導薄膜、 ２・・・ソース電極、 ３・・・ドレイン電極、 ４・・・ゲート電極、 ５・・・基板 特許出願人 住友電気工業株式会社
は、本発明の方法により本発明の超電導素子を作製する
場合の工程を示す概略図であり、第３図は、超電導ベー
ストランジスタの概略図であり、 第４図は、超電導ＦＥＴの概略図である。 〔主な参照番号〕 １・・・酸化物超電導薄膜、 ２・・・ソース電極、 ３・・・ドレイン電極、 ４・・・ゲート電極、 ５・・・基板 特許出願人 住友電気工業株式会社
Claims (2)
- （１）酸化物超電導薄膜で構成され、基板成膜面に対し
て垂直方向に配置された超電導チャネルと、該超電導チ
ャネルの両端近傍にそれぞれ配置されて該超電導チャネ
ルに電流を流すソース電極およびドレイン電極と、前記
超電導チャネルと絶縁層を介して接触する前記基板成膜
面に平行な酸化物超電導薄膜で構成されて、前記超電導
チャネルに流れる電流を制御する電圧が印加される超電
導ゲート電極とを具備することを特徴とする超電導素子
。 - （２）請求項１に記載の超電導素子を作製する方法にお
いて、前記基板上に成膜面に平行に酸化物超電導薄膜お
よび絶縁体膜を積層して形成し、前記絶縁体膜および前
記酸化物超電導薄膜の一端面を揃えて、前記基板成膜面
に対して垂直となるよう加工し、該端面上に絶縁体膜お
よび酸化物超電導薄膜を積層する工程を含むことを特徴
とする超電導素子の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291198A JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
| EP91402900A EP0484232B2 (en) | 1990-10-29 | 1991-10-29 | Superconducting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
| CA002054477A CA2054477C (en) | 1990-10-29 | 1991-10-29 | Superconducting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
| DE69109054T DE69109054T3 (de) | 1990-10-29 | 1991-10-29 | Supraleitende Einrichtung mit extrem kurzer supraleitender Kanallänge aus oxydisch supraleitendem Material und Verfahren zu deren Herstellung. |
| US08/843,297 US5854493A (en) | 1990-10-29 | 1997-04-14 | Superconduting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291198A JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163976A true JPH04163976A (ja) | 1992-06-09 |
| JP2614940B2 JP2614940B2 (ja) | 1997-05-28 |
Family
ID=17765731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291198A Expired - Lifetime JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614940B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552374A (en) * | 1992-04-09 | 1996-09-03 | Sumitomo Electric Industries, Ltd. | Oxide superconducting a transistor in crank-shaped configuration |
-
1990
- 1990-10-29 JP JP2291198A patent/JP2614940B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552374A (en) * | 1992-04-09 | 1996-09-03 | Sumitomo Electric Industries, Ltd. | Oxide superconducting a transistor in crank-shaped configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2614940B2 (ja) | 1997-05-28 |
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