JPH04163799A - センスアンプ - Google Patents
センスアンプInfo
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- JPH04163799A JPH04163799A JP2289174A JP28917490A JPH04163799A JP H04163799 A JPH04163799 A JP H04163799A JP 2289174 A JP2289174 A JP 2289174A JP 28917490 A JP28917490 A JP 28917490A JP H04163799 A JPH04163799 A JP H04163799A
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- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
マスクＲＯＭに用いて好適な、比較的小さな論理振幅を
増幅するセンスアンプに関し、電源ノイズの影響を受け
ずに論理振幅を増幅することすることを目的とし、 入力信号の論理振幅を増幅する、一対の電源供給線の一
方よりも他方からノイズを受け易い第１増幅回路と、該
入力信号の論理振幅を増幅する、該一対の電源供給線の
他方よりも一方からノイズを受け易い第２増幅回路と、
該第１及び第２の増幅回路の出力値を比較して、該ノイ
ズの影響で該出力値の一方が誤っているかどうかを検出
するエラー検出回路と、誤っていないことを該エラー検
出回路が検出している時には該第１増幅回路の現在の出
力値を出力し、誤っていることを該エラー検出回路が検
出している時には該誤り前の該第１又は第２の増幅回路
の出力値を保持したものを出力するエラー訂正回路と、
を備えて構成する。
増幅するセンスアンプに関し、電源ノイズの影響を受け
ずに論理振幅を増幅することすることを目的とし、 入力信号の論理振幅を増幅する、一対の電源供給線の一
方よりも他方からノイズを受け易い第１増幅回路と、該
入力信号の論理振幅を増幅する、該一対の電源供給線の
他方よりも一方からノイズを受け易い第２増幅回路と、
該第１及び第２の増幅回路の出力値を比較して、該ノイ
ズの影響で該出力値の一方が誤っているかどうかを検出
するエラー検出回路と、誤っていないことを該エラー検
出回路が検出している時には該第１増幅回路の現在の出
力値を出力し、誤っていることを該エラー検出回路が検
出している時には該誤り前の該第１又は第２の増幅回路
の出力値を保持したものを出力するエラー訂正回路と、
を備えて構成する。
本発明は、マスクＲ，ＯＭに用いて好適な、比較的小さ
な論理振幅を増幅するセンスアンプに関する。
な論理振幅を増幅するセンスアンプに関する。
第４図は、従来のセンスアンプ１０を用いたマスクＲＯ
Ｍの原理構成を示す。図中、Ｐ１〜Ｐ３は９ＭＯ３）ラ
ンジスタ、Ｎ１〜Ｎ３はｎＭＯｓトランジスタ、Ｅはエ
ンハンスメント型ＭＯ５）ランジスタ１、Ｄはデプレッ
ション型ＭＯ３）ランジスタである。 メモリセルアレイ５０に格納されているデータのうち、
ロウデコーダ５２で行を指定し、コラムゲート５４の列
をコラムデコーダで指定しすることにより、特定のビッ
トのデータがビット線已に読み出される。 マスクＲＯＭの大容量化及び読み出し速度の高速化に伴
い、メモリセルアレイ５０を構成するメモリセルが微細
化して、ビット線已に流れる電流が数μ〜数十アンペア
程度に減少し、ビット線Ｂの論理振幅が数百〜数十ｍＶ
程度に減少している。 ビット線Ｂの電圧は、例えば、高レベルの時１゜８■、
低レベルの時１．５Ｖである。この論理振幅を増幅する
ために、ビット線ＢはＣＭＯＳインバータ１２の入力端
に接続され、ＣＭＯＳインバータ１２の出力端は、ＣＭ
ＯＳインバータ１４を介してＣＭＯＳインバータ１６に
接続されている。 また、正帰還回路を構成するために、ＣＭＯＳインバー
タ１２の入力端がｎＭＯ３）ランジスタＮ４及びｐＭＯ
ＳトランジスタＰ４を介して電源供給線ＶＤわく例えば
５Ｖ）に接続され、ＣＭＯＳインバータ１２の出力端が
ｎＭＯ３）ランジスタＮ４のゲートに接続されている。 ９ＭＯ３）ランジスタＰ４は、ゲート・ドレイン間が短
絡されて、抵抗素子として用いられており、その抵抗値
は例えば０．１ＭΩである。 ｎＭＯ３）ランジスタＮ１のサイズはｐＭＯｓトランジ
スタＰ１のサイズよりも充分大きく、ＣＭＯＳインバー
タ１２は主に、ソースが電源供給線Ｖ３．（例えばＯＶ
）、に接続されたｎＭＯ３トランジスタＮ１で、ビット
線Ｂの論理振幅を増幅している。
Ｍの原理構成を示す。図中、Ｐ１〜Ｐ３は９ＭＯ３）ラ
ンジスタ、Ｎ１〜Ｎ３はｎＭＯｓトランジスタ、Ｅはエ
ンハンスメント型ＭＯ５）ランジスタ１、Ｄはデプレッ
ション型ＭＯ３）ランジスタである。 メモリセルアレイ５０に格納されているデータのうち、
ロウデコーダ５２で行を指定し、コラムゲート５４の列
をコラムデコーダで指定しすることにより、特定のビッ
トのデータがビット線已に読み出される。 マスクＲＯＭの大容量化及び読み出し速度の高速化に伴
い、メモリセルアレイ５０を構成するメモリセルが微細
化して、ビット線已に流れる電流が数μ〜数十アンペア
程度に減少し、ビット線Ｂの論理振幅が数百〜数十ｍＶ
程度に減少している。 ビット線Ｂの電圧は、例えば、高レベルの時１゜８■、
低レベルの時１．５Ｖである。この論理振幅を増幅する
ために、ビット線ＢはＣＭＯＳインバータ１２の入力端
に接続され、ＣＭＯＳインバータ１２の出力端は、ＣＭ
ＯＳインバータ１４を介してＣＭＯＳインバータ１６に
接続されている。 また、正帰還回路を構成するために、ＣＭＯＳインバー
タ１２の入力端がｎＭＯ３）ランジスタＮ４及びｐＭＯ
ＳトランジスタＰ４を介して電源供給線ＶＤわく例えば
５Ｖ）に接続され、ＣＭＯＳインバータ１２の出力端が
ｎＭＯ３）ランジスタＮ４のゲートに接続されている。 ９ＭＯ３）ランジスタＰ４は、ゲート・ドレイン間が短
絡されて、抵抗素子として用いられており、その抵抗値
は例えば０．１ＭΩである。 ｎＭＯ３）ランジスタＮ１のサイズはｐＭＯｓトランジ
スタＰ１のサイズよりも充分大きく、ＣＭＯＳインバー
タ１２は主に、ソースが電源供給線Ｖ３．（例えばＯＶ
）、に接続されたｎＭＯ３トランジスタＮ１で、ビット
線Ｂの論理振幅を増幅している。
このような構成から、電源供給線Ｖ ｓｓに加わるノイ
ズにより、センスアンプ１０の出力が誤出力となり易く
なっている。これは、マスクＲＯＭの大容量化及び読み
出し速度の高速化に伴い問題となる。 本発明の目的は、このような問題点に鑑み、電源ノイズ
の影響を受けずに論理振幅を増幅することができるセン
スアンプを提供することにある。
ズにより、センスアンプ１０の出力が誤出力となり易く
なっている。これは、マスクＲＯＭの大容量化及び読み
出し速度の高速化に伴い問題となる。 本発明の目的は、このような問題点に鑑み、電源ノイズ
の影響を受けずに論理振幅を増幅することができるセン
スアンプを提供することにある。
第１図は本発明に係るセンスアンプの原理構成を示す。
図中、１は第１増幅回路であり、入力信号の論理振幅を
増幅するものであって、一対の電源供給線の一方よりも
他方からノイズを受け易い構成となっている。 ２は第２増幅回路であり、該入力信号の論理振幅を増幅
するものであって、該一対の電源供給線の他方よりも一
方からノイズを受け易い構成となっている。 ３はエラー検出回路であり、第１及び第２の増幅回路１
．２の出力値を比較して、該ノイズの影響で該出力値の
一方が誤っているかどうかを検出する。 ４はエラー訂正回路であり、誤っていないことをエラー
検出回路３が検出している時には第１増幅回路１の現在
の出力値を直接または間接的に出力し、誤っていること
をエラー検出回路３が検出している時には該誤り前の第
１又は第２の増幅回路１又は２の出力値を保持したもの
を直接または間接的に出力する。 このエラー訂正回路４は、例えば、第１増幅回路１の出
力が供給される伝播遅延回路、例えば第３図に示すイン
バータ３４．３６と、この伝播遅延回路に後続された記
憶回路、例えば第３図に示すフリップフロップ３８とを
備えている。この記憶回路は入力ゲートを備えており、
誤っていないことをエラー検出回路３が検出している時
には入力ゲートが通過状態にされ、誤っていることをエ
ラー検出回路３が検出している時には入力ゲートが遮断
状態にされる。
増幅するものであって、一対の電源供給線の一方よりも
他方からノイズを受け易い構成となっている。 ２は第２増幅回路であり、該入力信号の論理振幅を増幅
するものであって、該一対の電源供給線の他方よりも一
方からノイズを受け易い構成となっている。 ３はエラー検出回路であり、第１及び第２の増幅回路１
．２の出力値を比較して、該ノイズの影響で該出力値の
一方が誤っているかどうかを検出する。 ４はエラー訂正回路であり、誤っていないことをエラー
検出回路３が検出している時には第１増幅回路１の現在
の出力値を直接または間接的に出力し、誤っていること
をエラー検出回路３が検出している時には該誤り前の第
１又は第２の増幅回路１又は２の出力値を保持したもの
を直接または間接的に出力する。 このエラー訂正回路４は、例えば、第１増幅回路１の出
力が供給される伝播遅延回路、例えば第３図に示すイン
バータ３４．３６と、この伝播遅延回路に後続された記
憶回路、例えば第３図に示すフリップフロップ３８とを
備えている。この記憶回路は入力ゲートを備えており、
誤っていないことをエラー検出回路３が検出している時
には入力ゲートが通過状態にされ、誤っていることをエ
ラー検出回路３が検出している時には入力ゲートが遮断
状態にされる。
一対の電源供給線間の電圧が変動しなければ電源ノイズ
の影響はないので、電源ノイズの影響を受けてエラーが
発生するのは、通常、第１増幅回路１又は２の出力のい
ずれか一方である。 本発明では、このエラーを検出すると、エラー発生前の
第１又は第２の増幅回路１又は２の出力値を保持したも
のを出力するので、電源ノイズの影響を殆ど受けずに論
理振幅を増幅することができる。
の影響はないので、電源ノイズの影響を受けてエラーが
発生するのは、通常、第１増幅回路１又は２の出力のい
ずれか一方である。 本発明では、このエラーを検出すると、エラー発生前の
第１又は第２の増幅回路１又は２の出力値を保持したも
のを出力するので、電源ノイズの影響を殆ど受けずに論
理振幅を増幅することができる。
以下、図面に基づいて本発明の一実施例を説明する。
第２図はマスクＲ，ＯＭ用センスアンプＩＯＡの回路構
成を示す。図中、Ｐ１〜Ｐ７はｐＭＯｓ）ランジスタで
あり、Ｎ１〜Ｎ７はｎＭＯ３）ランジスタである。ＣＭ
ＯＳインバータ１２〜１６、ｐＭＯＳトランジスタＰ４
及びｎＭＯ３）ランジスタＮ４で構成される増幅回路は
、第６図と同一であり、対応する同一構成要素には同一
符号を付してその説明を省略する。 ｎＭＯ３）ランジスタＮ４のドレインはＣＭＯＳインバ
ータ１８の入力端に接続され、ＣＭＯＳインバータ１８
の出力端はＣＭＯＳインバータ２０を介してＣＭＯＳイ
ンバータ２２に接続されている。 ＣＭＯＳインバータ１２は、上述の如く、ｎＭＯ３）ラ
ンジスタＮ１のサイズがｐＭＯＳトランジスタＰ１のサ
イズよりも充分大きく、ビット線Ｂの電圧は主に、ソー
スが電源供給線Ｖ ５Ｈに接続されたｎＭＯ３）ランジ
スタＮ１で増幅される。 一方、ビット線已に流れる電流は例えば数〜数十μへと
小さく、かつ、ビット線Ｂに加えられる電圧の論理振幅
は例えば０．３Ｖと小さい。したがって、ＣＭＯＳイン
バータ１２の出力は電源供給線Ｖ ＳＳからのノイズ（
以下、Ｖ ＳＳノイズと言う。 ）の影響を受け易く、ＣＭＯＳインバータ１６の出力電
圧Ｖ＋が誤出力となるおそれがある。 これに対し、ＣＭＯＳインバータ１８は、ソースが電源
供給線Ｖ、に接続されたｐＭＯｓ）ランジスタＰ５のサ
イズが、ｎＭＯ３）ランジスタＮ５のサイズよりも充分
大きいため、上記同様の理由により、ＣＭＯＳインバー
タ１８は電源供給線ＶｌｌｌＤからのノイズ（以下、Ｖ
Ｈノイズと言う。）の影響を受け易く、ＣＭＯＳインバ
ータ２２の出力電圧■やが誤出力となるおそれがある。 ＣＭＯＳインバータ１８の入力端の電圧は、例えば、ビ
ット線Ｂの電圧が１．５■の場合には、ｐＭＯｓ）ラン
ジスタＰ４に１０μＡの電流が流れて４．ＯＶとなり、
ビット線Ｂの電圧が１．８Ｖの場合にはｐＭＯｓ）ラン
ジスタＰ４に電流が流れずに５．ＯＶとなる。 ここで、上記Ｖ ＤＤノイズとＶ５５ノイズの電圧値が
同一の場合には、電源電圧自体は変化しないので問題な
い。問題なのは、同時点で発生するＶ ＤＤノイズとＶ
ＳＳノイズの両電圧値に差がある場合と、Ｖ０ノイズ
及びＶ ｓ５ノイズのいずれか一方のみが発生する場合
である。したがって、電源ノイズの影響を受けてエラー
が発生するのは、通常、ＣＭＯＳインバータ１６又２２
の出力のいずれか一方である。すなわち、正常に動作し
ている場合には、ＣＭＯＳインバータ１６と２２の出力
論理値は同一であるが、電源ノイズの影響を受けてこの
出力論理値にエラーが生じると、両輪連鎖が異なる。 そこで、ＣＭＯＳインバータ１６及び２２の出力電圧Ｖ
＋及びＶ−をエラー検出回路２４へ供給して、電源ノイ
ズによるエラーを検出している。 一方、ＣＭＯＳインバータ１６の出力電圧Ｖやはエラー
訂正回路２６に供給され、エラー訂正回路２６は、エラ
ー検出回路２４によるエラーの検出結果に基づいてエラ
ーを訂正しこれを出力する。 エラー検出回路２４及びエラー訂正回路２６の構成の一
例を第３図に示す。 これらエラー検出回路２４及びエラー訂正回路２６は、
ｎＭＯ３）ランジスタ及び２ＭＯ３）ランジスタで構成
されている。 エラー検出回路２４は、２人力ＦＯＲ回路２８、ＣＭＯ
Ｓインバータ３０及び３２がこの順に直列接続された構
成となっており、ＦＯＲ回路２８の入力端には、その一
方に電圧Ｖ４が供給され、他方に電圧Ｖ−が供給される
。 したがって、上記エラーが検出されていない時には、Ｃ
ＭＯＳインバータ３０の出力が高レベル、ＣＭＯＳイン
バータ３２の出力が低レベルとなり、エラーが検出され
ている時には、ＣＭＯＳインバータ３０の出力が低レベ
ル、ＣＭＯＳインバータ３２の出力が高レベルとなる。 一方、エラー訂正回路２６は、ＣＭＯＳインバータ３４
．３６及びフリップフロップ３８がこの順に直列接続さ
れた構成となっており、ＣＭＯＳインバータ３４の入力
端には電圧Ｖ−が供給される。フリップフロップ３８は
、入力ゲート４０の出力端に、ＣＭＯＳインバータ４２
．４４を介して、ループゲート４６の入力端が接続され
ている。 この入力ゲート４０は、２ＭＯ３）ランジスタＰ８とｎ
ＭＯ３）ランジスタＮ８とが並列接続されて構成され、
ループゲート４６は２ＭＯ３）ランジスタＰ９とｎＭＯ
５）ランジスタＮ９とが並列接続されて構成されている
。ループゲート４６の出力端は、ＣＭＯＳインバータ４
２の入力端に接続されている。また、ＣＭＯＳインバー
タ４２の出力端にＣＭＯＳインバータ４８の入力端が接
続され、ＣＭＯＳインバータ４８の出力がエラー訂正回
路２６の出力として取り出される。 上記構成において、エラー検出回路２４がエラーを検出
していない時には、入力ゲート４０が通過状態、ループ
ゲート４６が遮断状態となり、電圧Ｖ−のレベルがＣＭ
ＯＳインバータ３４．３６．４２及び４８でそれぞれ反
転増幅されて、エラー訂正回路２６から取り出される。 エラー検出回路２４がエラーを検出している時には、逆
に、入力ゲート４０が遮断状態、ループゲート４６が通
過状態となる。この際、電圧Ｖ−はＣＭＯＳインバータ
３４及び３６により遅延伝播するので、ループ状に接続
されたＣＭＯＳインバータ４２．４４には、エラー発生
直前の正常なデータが保持され、これがＣＭＯＳインバ
ータ４８を介して出力される。 高速動作するマスクＲＯＭ内の電源ノイズは通常瞬間的
なものであり、エラーが検出されなくなると、上述の如
く、入力ゲート４０が通過状態、ループゲート４６が遮
断状態となり、電圧Ｖ−の正常なレベルがＣＭＯＳイン
バータ３４．３６、人力ゲート４０、ＣＭＯＳインバー
タ４２及び４８を介して取出される。 このようにして、マスクＲＯＭ用センスアンプ１０Ａの
出力は電源ノイズの影響を殆ど受けないものとなる。
成を示す。図中、Ｐ１〜Ｐ７はｐＭＯｓ）ランジスタで
あり、Ｎ１〜Ｎ７はｎＭＯ３）ランジスタである。ＣＭ
ＯＳインバータ１２〜１６、ｐＭＯＳトランジスタＰ４
及びｎＭＯ３）ランジスタＮ４で構成される増幅回路は
、第６図と同一であり、対応する同一構成要素には同一
符号を付してその説明を省略する。 ｎＭＯ３）ランジスタＮ４のドレインはＣＭＯＳインバ
ータ１８の入力端に接続され、ＣＭＯＳインバータ１８
の出力端はＣＭＯＳインバータ２０を介してＣＭＯＳイ
ンバータ２２に接続されている。 ＣＭＯＳインバータ１２は、上述の如く、ｎＭＯ３）ラ
ンジスタＮ１のサイズがｐＭＯＳトランジスタＰ１のサ
イズよりも充分大きく、ビット線Ｂの電圧は主に、ソー
スが電源供給線Ｖ ５Ｈに接続されたｎＭＯ３）ランジ
スタＮ１で増幅される。 一方、ビット線已に流れる電流は例えば数〜数十μへと
小さく、かつ、ビット線Ｂに加えられる電圧の論理振幅
は例えば０．３Ｖと小さい。したがって、ＣＭＯＳイン
バータ１２の出力は電源供給線Ｖ ＳＳからのノイズ（
以下、Ｖ ＳＳノイズと言う。 ）の影響を受け易く、ＣＭＯＳインバータ１６の出力電
圧Ｖ＋が誤出力となるおそれがある。 これに対し、ＣＭＯＳインバータ１８は、ソースが電源
供給線Ｖ、に接続されたｐＭＯｓ）ランジスタＰ５のサ
イズが、ｎＭＯ３）ランジスタＮ５のサイズよりも充分
大きいため、上記同様の理由により、ＣＭＯＳインバー
タ１８は電源供給線ＶｌｌｌＤからのノイズ（以下、Ｖ
Ｈノイズと言う。）の影響を受け易く、ＣＭＯＳインバ
ータ２２の出力電圧■やが誤出力となるおそれがある。 ＣＭＯＳインバータ１８の入力端の電圧は、例えば、ビ
ット線Ｂの電圧が１．５■の場合には、ｐＭＯｓ）ラン
ジスタＰ４に１０μＡの電流が流れて４．ＯＶとなり、
ビット線Ｂの電圧が１．８Ｖの場合にはｐＭＯｓ）ラン
ジスタＰ４に電流が流れずに５．ＯＶとなる。 ここで、上記Ｖ ＤＤノイズとＶ５５ノイズの電圧値が
同一の場合には、電源電圧自体は変化しないので問題な
い。問題なのは、同時点で発生するＶ ＤＤノイズとＶ
ＳＳノイズの両電圧値に差がある場合と、Ｖ０ノイズ
及びＶ ｓ５ノイズのいずれか一方のみが発生する場合
である。したがって、電源ノイズの影響を受けてエラー
が発生するのは、通常、ＣＭＯＳインバータ１６又２２
の出力のいずれか一方である。すなわち、正常に動作し
ている場合には、ＣＭＯＳインバータ１６と２２の出力
論理値は同一であるが、電源ノイズの影響を受けてこの
出力論理値にエラーが生じると、両輪連鎖が異なる。 そこで、ＣＭＯＳインバータ１６及び２２の出力電圧Ｖ
＋及びＶ−をエラー検出回路２４へ供給して、電源ノイ
ズによるエラーを検出している。 一方、ＣＭＯＳインバータ１６の出力電圧Ｖやはエラー
訂正回路２６に供給され、エラー訂正回路２６は、エラ
ー検出回路２４によるエラーの検出結果に基づいてエラ
ーを訂正しこれを出力する。 エラー検出回路２４及びエラー訂正回路２６の構成の一
例を第３図に示す。 これらエラー検出回路２４及びエラー訂正回路２６は、
ｎＭＯ３）ランジスタ及び２ＭＯ３）ランジスタで構成
されている。 エラー検出回路２４は、２人力ＦＯＲ回路２８、ＣＭＯ
Ｓインバータ３０及び３２がこの順に直列接続された構
成となっており、ＦＯＲ回路２８の入力端には、その一
方に電圧Ｖ４が供給され、他方に電圧Ｖ−が供給される
。 したがって、上記エラーが検出されていない時には、Ｃ
ＭＯＳインバータ３０の出力が高レベル、ＣＭＯＳイン
バータ３２の出力が低レベルとなり、エラーが検出され
ている時には、ＣＭＯＳインバータ３０の出力が低レベ
ル、ＣＭＯＳインバータ３２の出力が高レベルとなる。 一方、エラー訂正回路２６は、ＣＭＯＳインバータ３４
．３６及びフリップフロップ３８がこの順に直列接続さ
れた構成となっており、ＣＭＯＳインバータ３４の入力
端には電圧Ｖ−が供給される。フリップフロップ３８は
、入力ゲート４０の出力端に、ＣＭＯＳインバータ４２
．４４を介して、ループゲート４６の入力端が接続され
ている。 この入力ゲート４０は、２ＭＯ３）ランジスタＰ８とｎ
ＭＯ３）ランジスタＮ８とが並列接続されて構成され、
ループゲート４６は２ＭＯ３）ランジスタＰ９とｎＭＯ
５）ランジスタＮ９とが並列接続されて構成されている
。ループゲート４６の出力端は、ＣＭＯＳインバータ４
２の入力端に接続されている。また、ＣＭＯＳインバー
タ４２の出力端にＣＭＯＳインバータ４８の入力端が接
続され、ＣＭＯＳインバータ４８の出力がエラー訂正回
路２６の出力として取り出される。 上記構成において、エラー検出回路２４がエラーを検出
していない時には、入力ゲート４０が通過状態、ループ
ゲート４６が遮断状態となり、電圧Ｖ−のレベルがＣＭ
ＯＳインバータ３４．３６．４２及び４８でそれぞれ反
転増幅されて、エラー訂正回路２６から取り出される。 エラー検出回路２４がエラーを検出している時には、逆
に、入力ゲート４０が遮断状態、ループゲート４６が通
過状態となる。この際、電圧Ｖ−はＣＭＯＳインバータ
３４及び３６により遅延伝播するので、ループ状に接続
されたＣＭＯＳインバータ４２．４４には、エラー発生
直前の正常なデータが保持され、これがＣＭＯＳインバ
ータ４８を介して出力される。 高速動作するマスクＲＯＭ内の電源ノイズは通常瞬間的
なものであり、エラーが検出されなくなると、上述の如
く、入力ゲート４０が通過状態、ループゲート４６が遮
断状態となり、電圧Ｖ−の正常なレベルがＣＭＯＳイン
バータ３４．３６、人力ゲート４０、ＣＭＯＳインバー
タ４２及び４８を介して取出される。 このようにして、マスクＲＯＭ用センスアンプ１０Ａの
出力は電源ノイズの影響を殆ど受けないものとなる。
以上説明した如く、本発明に係るセンスアンプでは、一
対の電源供給線の一方よりも他方からノイズを受け易い
第１増幅回路と他方よりも一方からノイズを受け易い第
２増幅回路とを用い、第１又は第２の増幅回路の出力の
いずれか一方にエラーがあることを検出すると、エラー
発生前の第１又は第２の増幅回路の出力値を保持したも
のを出力するので、電源ノイズの影響を殆ど受（プずに
論理振幅を増幅することができるという優れた効果を奏
し、マスクＲＯＭ等の信頼性向上及び高集積化に寄与す
るところが大きい。
対の電源供給線の一方よりも他方からノイズを受け易い
第１増幅回路と他方よりも一方からノイズを受け易い第
２増幅回路とを用い、第１又は第２の増幅回路の出力の
いずれか一方にエラーがあることを検出すると、エラー
発生前の第１又は第２の増幅回路の出力値を保持したも
のを出力するので、電源ノイズの影響を殆ど受（プずに
論理振幅を増幅することができるという優れた効果を奏
し、マスクＲＯＭ等の信頼性向上及び高集積化に寄与す
るところが大きい。
第１図は本発明に係るセンスアンプの原理構成を示すブ
ロック図である。 第２図及び第３図は本発明の一実施例に係り、第２図は
マスクＲＯＭ用センスアンプの全体構成を示す回路図、 第３図は第２図のエラー検出回路２４及びエラー訂正回
路２６の一例を示す回路図である。 第４図は従来のセンスアンプが用いられたマスクＲＯＭ
の原理構成を示す回路図である。 図中、 Ｂはビット線 １２〜２２．３０〜３６．４２．４４．４８はＣＭＯＳ
インバータ ２４はエラー検出回路 ２６はエラー訂正回路 ２８はＥＯＲ回路 ３８はフリップフロップ ４０．４６はゲート Ｐ１〜Ｐ９は９ＭＯ３）ランジスタ 発明の原理構成 第１図
ロック図である。 第２図及び第３図は本発明の一実施例に係り、第２図は
マスクＲＯＭ用センスアンプの全体構成を示す回路図、 第３図は第２図のエラー検出回路２４及びエラー訂正回
路２６の一例を示す回路図である。 第４図は従来のセンスアンプが用いられたマスクＲＯＭ
の原理構成を示す回路図である。 図中、 Ｂはビット線 １２〜２２．３０〜３６．４２．４４．４８はＣＭＯＳ
インバータ ２４はエラー検出回路 ２６はエラー訂正回路 ２８はＥＯＲ回路 ３８はフリップフロップ ４０．４６はゲート Ｐ１〜Ｐ９は９ＭＯ３）ランジスタ 発明の原理構成 第１図
Claims (1)
- 【特許請求の範囲】 １）、入力信号の論理振幅を増幅する、一対の電源供給
線の一方よりも他方からノイズを受け易い第１増幅回路
（１）と、 該入力信号の論理振幅を増幅する、該一対の電源供給線
の他方よりも一方からノイズを受け易い第２増幅回路（
２）と、 該第１及び第２の増幅回路の出力値を比較して、該ノイ
ズの影響で該出力値の一方が誤っているかどうかを検出
するエラー検出回路（３）と、誤っていないことを該エ
ラー検出回路が検出している時には該第１増幅回路の現
在の出力値を出力し、誤っていることを該エラー検出回
路が検出している時には該誤り前の該第１又は第２の増
幅回路の出力値を保持したものを出力するエラー訂正回
路（４）と、 を有することを特徴とするセンスアンプ。 ２）、前記エラー訂正回路（４）は、 前記第１増幅回路の出力が供給される伝播遅延回路（３
４、３６）と、 該伝播遅延回路に後続され、入力ゲート（４０）を備え
、誤っていないことを前記エラー検出回路が検出してい
る時には該入力ゲートが通過状態にされ、誤っているこ
とを該エラー検出回路が検出している時には該入力ゲー
トが遮断状態にされる記憶回路（３８）と、を有するこ
とを特徴とする請求項１記載のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289174A JPH04163799A (ja) | 1990-10-26 | 1990-10-26 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289174A JPH04163799A (ja) | 1990-10-26 | 1990-10-26 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04163799A true JPH04163799A (ja) | 1992-06-09 |
Family
ID=17739726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289174A Pending JPH04163799A (ja) | 1990-10-26 | 1990-10-26 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04163799A (ja) |
-
1990
- 1990-10-26 JP JP2289174A patent/JPH04163799A/ja active Pending
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