JPH04162451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162451A JPH04162451A JP28614990A JP28614990A JPH04162451A JP H04162451 A JPH04162451 A JP H04162451A JP 28614990 A JP28614990 A JP 28614990A JP 28614990 A JP28614990 A JP 28614990A JP H04162451 A JPH04162451 A JP H04162451A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線の
形成方法に関する。
形成方法に関する。
従来、半導体装置の製造工程において、半導体基板上に
荷電ビームを用いて、下層配線と上層配線を接続するた
めに、絶縁膜にホールを形成する場合以下のように行っ
てきた。まず下層配線を覆う絶縁膜上にレジスト膜を塗
布法で形成し、荷電ビームでホールパターンを描画した
後に貌像しレジストパターンを形成する。次にレジスト
パターンを保護膜として絶縁膜をエツチングしてホール
を形成する。最後にレジストパターンを剥離した後に上
層線を形成する。
荷電ビームを用いて、下層配線と上層配線を接続するた
めに、絶縁膜にホールを形成する場合以下のように行っ
てきた。まず下層配線を覆う絶縁膜上にレジスト膜を塗
布法で形成し、荷電ビームでホールパターンを描画した
後に貌像しレジストパターンを形成する。次にレジスト
パターンを保護膜として絶縁膜をエツチングしてホール
を形成する。最後にレジストパターンを剥離した後に上
層線を形成する。
しかし、絶縁膜上のレジスト膜に荷電ビームを用いてホ
ールパターンを描画する場合、・絶縁膜とレジスト膜を
合計した厚みは数μｍに達する場合もある。このように
厚い絶縁膜上に電子ビームを照射してパターンを描画す
ると、絶縁膜内に電子が蓄積される。この蓄積された電
子によって電子ビームが反発を受は軌道が曲けられるの
て、目合わせずれが生じたり、フィールド接続ずれが生
じたりする。
ールパターンを描画する場合、・絶縁膜とレジスト膜を
合計した厚みは数μｍに達する場合もある。このように
厚い絶縁膜上に電子ビームを照射してパターンを描画す
ると、絶縁膜内に電子が蓄積される。この蓄積された電
子によって電子ビームが反発を受は軌道が曲けられるの
て、目合わせずれが生じたり、フィールド接続ずれが生
じたりする。
本発明はこのような問題点を解決するためになされたも
ので、絶縁膜上のレジスト膜にホールパターンを電子ビ
ームで描画する場合に、目合わせずれか小さく、フィー
ルドつなぎのずれが小さい描画が可能な半導体装置の製
造方法を提供することを目的にしている。
ので、絶縁膜上のレジスト膜にホールパターンを電子ビ
ームで描画する場合に、目合わせずれか小さく、フィー
ルドつなぎのずれが小さい描画が可能な半導体装置の製
造方法を提供することを目的にしている。
本発明の半導体装置の製造方法は、下層配線を覆う絶縁
膜上にシールド層を形成する工程と、シールド層上にレ
ジスト膜を塗布法で形成し荷電ビームで露光し現像して
レジストパターンを形成する工程と、このレジストパタ
ーンを保護膜にして前記シールド層をエツチング後、前
記絶縁膜をエツチングして下層配線を露出させる工程と
、レジストパターンを除去した後前記下層配線に接続す
る上層配線を形成する工程とを含んで構成される。
膜上にシールド層を形成する工程と、シールド層上にレ
ジスト膜を塗布法で形成し荷電ビームで露光し現像して
レジストパターンを形成する工程と、このレジストパタ
ーンを保護膜にして前記シールド層をエツチング後、前
記絶縁膜をエツチングして下層配線を露出させる工程と
、レジストパターンを除去した後前記下層配線に接続す
る上層配線を形成する工程とを含んで構成される。
本発明の方法によれは、レジスト膜と絶縁膜の間にシー
ルド層が形成されているので、荷電ビームで描画した場
合にも、絶縁膜内に蓄積した荷電粒子からの電界分布が
このシールド層によって終端されて、外部には漏れない
。この結果、電子ビームの軌道か曲げられないので目合
わせずれか小さく、フィールドつなぎのずれか小さい描
画か可能になる。シールド層として上層配線材料と同し
ものを使用すれば上層配線とシールド層のエツチングを
同時に行えるので、工程の増加をシールド層上ン 〔実施例〕 以下、本発明の実施例について図面を参照して説明する
。
ルド層が形成されているので、荷電ビームで描画した場
合にも、絶縁膜内に蓄積した荷電粒子からの電界分布が
このシールド層によって終端されて、外部には漏れない
。この結果、電子ビームの軌道か曲げられないので目合
わせずれか小さく、フィールドつなぎのずれか小さい描
画か可能になる。シールド層として上層配線材料と同し
ものを使用すれば上層配線とシールド層のエツチングを
同時に行えるので、工程の増加をシールド層上ン 〔実施例〕 以下、本発明の実施例について図面を参照して説明する
。
第１図（ａ）から（ｄ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
ための半導体チップの断面図である。
まず第１図（ａ＞に示すように、下層配線１．３を覆う
ＰＳＧ膜等からなる絶縁膜１４上にシールド層として厚
さ５０ｎｍのアルミ膜１２をスパッタ法により形成する
。更に、ポジ型のレジスト膜１１としてＰＭＭＡ （ポ
リ・メ・チル・メタクリレート・アセテート〉を厚さ１
．０μｍスピン塗布する。次で、電子線描画装置により
下層配線の所望位置に目合わせを行いホールパターンを
描画する。描画中はアルミ膜をグランドに落として零電
位に保持しているので、絶縁膜中に蓄積された電子から
の電界分布がシールドされるので、電子ビームの軌道は
曲げられることはない。この結果、目合わせずれやフィ
ールド接続ずれのないレジストパターンを得ることがで
きる。その後、ＭＩＢＫ（メチル・イソブチル・ケトン
）により現像する。
ＰＳＧ膜等からなる絶縁膜１４上にシールド層として厚
さ５０ｎｍのアルミ膜１２をスパッタ法により形成する
。更に、ポジ型のレジスト膜１１としてＰＭＭＡ （ポ
リ・メ・チル・メタクリレート・アセテート〉を厚さ１
．０μｍスピン塗布する。次で、電子線描画装置により
下層配線の所望位置に目合わせを行いホールパターンを
描画する。描画中はアルミ膜をグランドに落として零電
位に保持しているので、絶縁膜中に蓄積された電子から
の電界分布がシールドされるので、電子ビームの軌道は
曲げられることはない。この結果、目合わせずれやフィ
ールド接続ずれのないレジストパターンを得ることがで
きる。その後、ＭＩＢＫ（メチル・イソブチル・ケトン
）により現像する。
次に第１図（ｂ）に示すように、ＰＭＭＡのホールパタ
ーンを保護膜にして塩素系のカスを用いてアルミ膜１２
をドライエツチングする。次に第１図（ｃ）に示すよう
に、レジスト膜１１およびアルミ膜１２から形成された
ホールパターンを保護膜にして、フッ素系のガスにより
絶縁膜１４をドライエツチングする。最後に第１図（ｄ
）に示すように、上層配線１５としてアルミをスパッタ
形成する。シールド材料１２と上層配線材料１５は同一
材料のアルミを使用しているので、上層配線１５と同時
にシールド層１２のドライエツチングができる。
ーンを保護膜にして塩素系のカスを用いてアルミ膜１２
をドライエツチングする。次に第１図（ｃ）に示すよう
に、レジスト膜１１およびアルミ膜１２から形成された
ホールパターンを保護膜にして、フッ素系のガスにより
絶縁膜１４をドライエツチングする。最後に第１図（ｄ
）に示すように、上層配線１５としてアルミをスパッタ
形成する。シールド材料１２と上層配線材料１５は同一
材料のアルミを使用しているので、上層配線１５と同時
にシールド層１２のドライエツチングができる。
第２図はシールド層としてのア辰ミ膜の厚みに対する目
あわせずれを描いたもので′ある。シールド用のアルミ
膜を形成しない従来の方法では、目合わせずれが１．７
μｍあるのに対して、シールド用のアルミ膜を形成する
事により、その膜厚の増加とともに目合わせずれが減少
し、膜厚３０〇八以上で目合わせずれがほぼ一定の最小
になる。
あわせずれを描いたもので′ある。シールド用のアルミ
膜を形成しない従来の方法では、目合わせずれが１．７
μｍあるのに対して、シールド用のアルミ膜を形成する
事により、その膜厚の増加とともに目合わせずれが減少
し、膜厚３０〇八以上で目合わせずれがほぼ一定の最小
になる。
以上説明したように本発明によれば、レジスト膜と絶縁
膜の間にシールド層が形成されているので、荷電ビーム
で描画した場合に、絶縁膜中に蓄積された電子からの電
界分布が、このシールド層で終端される。この結果、電
子ビームの軌道が曲げられないので目合わせずれか小さ
く、フィールドつなぎのずれが小さい描画が可能になる
。更に、シールド膜としては配線材料と同一材料を使用
すれば、配線材料と同時にトライエラングできるので、
工程数の増加も抑えられる。
膜の間にシールド層が形成されているので、荷電ビーム
で描画した場合に、絶縁膜中に蓄積された電子からの電
界分布が、このシールド層で終端される。この結果、電
子ビームの軌道が曲げられないので目合わせずれか小さ
く、フィールドつなぎのずれが小さい描画が可能になる
。更に、シールド膜としては配線材料と同一材料を使用
すれば、配線材料と同時にトライエラングできるので、
工程数の増加も抑えられる。
第１図（ａ）がら（ｄ）は本発明の一実施例を説明する
ための半導体チップの断面図である。第２図はシールド
用アルミ膜の膜厚に対する目合わせずれの変化を示す図
である。 １１・・・レジスト膜、１２・・・アルミ膜、１３・・
・下層配線、１４・・・絶縁膜、１ら・・・上層配線。
ための半導体チップの断面図である。第２図はシールド
用アルミ膜の膜厚に対する目合わせずれの変化を示す図
である。 １１・・・レジスト膜、１２・・・アルミ膜、１３・・
・下層配線、１４・・・絶縁膜、１ら・・・上層配線。
Claims (1)
- 下層配線を覆う絶縁膜上にシールド層を形成する工程
と、シールド層上にレジスト膜を塗布法で形成し荷電ビ
ームで露光し現像してレジストパターンを形成する工程
と、このレジストパターンを保護膜にして前記シールド
層をエッチング後、前記絶縁膜をエッチングして下層配
線を露出させる工程と、レジストパターンを除去した後
前記下層配線に接続する上層配線を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28614990A JPH04162451A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28614990A JPH04162451A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162451A true JPH04162451A (ja) | 1992-06-05 |
Family
ID=17700576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28614990A Pending JPH04162451A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103943599A (zh) * | 2013-01-17 | 2014-07-23 | 中国科学院微电子研究所 | 互连结构及其制造方法 |
-
1990
- 1990-10-24 JP JP28614990A patent/JPH04162451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103943599A (zh) * | 2013-01-17 | 2014-07-23 | 中国科学院微电子研究所 | 互连结构及其制造方法 |
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