JPH0416022A

JPH0416022A - クロック発生回路

Info

Publication number: JPH0416022A
Application number: JP12072590A
Authority: JP
Inventors: Kenji Harada; 健司原田; Masahiko Naruse; 成瀬　正彦; Shinzo Tsurumaki; 弦巻　信三; Kunio Takada; 高田　邦夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-09
Filing date: 1990-05-09
Publication date: 1992-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要〕例えば、ディジタル加入者線伝送を行う際に使用するク
ロック発生回路に関し、ディジタル構成にしてＬＳＩ化が容易に行える様にする
ことを目的とし、周波数ｆｔのクロックを（ｍ＋　＋　（１／＋＊ｔ）　
）分周して周波数ｆｔのクロックを生成する際に、周波
数ｆ１のクロックを（ＪＸｍｚ＋１）個カウントする毎
にカウント出力を送出する分周部分と、該分周部分の出
力と帰還された自己の出力とを利用して、周波数ｆ１の
クロック（ｍ＋＋１）個を１周期とする出力を１回、周
波数ｆ１のクロック韻１個を１周期とする出力を（Ｉｔ
−１）回送出する制御データ生成部分と、該分周部分の
出力と制御データ生成部分の出力と周波数ｆｌのクロッ
クとを利用して周波数ｆ１に同期した周波数ｆ２のクロ
ックを生成する分周クロック生成部分とを有する樺に構
成する。

〔産業上の利用分野］本発明は、例えば、ディジタル加入者線伝送を行う際に
使用するクロック発生回路に関するものである。

一般に、加入者線は加入者宅内に設置されるディジタル
回線終端装置ＤＳＵと局内に設置される局内回線終端装
置ＯＣＵとで終端され、ディジタル回線終端装置ＤＳＵ
と局内回線終端装置ＯＣＵとの間では、例えば１．５４
４　Ｍｂ／ｓのデータを光を用いて伝送している。なお
、このデータ中にはアラームや制御情報を含むステータ
スビットが６４ｋｂ／ｓで多重化されている。

そこで、ディジタル回線終端装置ＤＳｔｌまたは局内回
線終端装置ＯＣＵでこのステータスビットを抽出するに
は、受信した光信号を電気信号に変換してディジタル回
線終端装置ＤＳｔｌまたは局内回線終端装置ＯＣＵ内の
クロックに乗り換えた後、クロック発生回路で発生した
６４　ｋＦｌｚのクロックを用いなければならない。

この時、クロック発生回路としてはディジタル構成にし
てＬＳＩ化が容易に行える様にすることが必要である。

〔従来の技術］第５図は従来例のブロック図を示す。以下、図の動作を
説明する。

先ず、入力した１、５４４Ｍ）ｌｚのクロックを１９３
進カウンタ１１に加える。１９３進カウンタは入力クロ
ックをカウントする度にカウント値をアップし、カウン
ト値が１９２になるとキャリー信号を送出して再びカウ
ント値０からカウント動作を繰り返す。

この時、送出されるキャリー信号の周期は１．５４４Ｍ
Ｈｚを１９３分周した８　ｋＨｚになっているが、これ
を位相比較器１２に加える。

一方、電圧制御発振器（以下、ＶＣＯと省略する）１５
は１２８Ｋｔｌｚの周波数を持つ信号を送出するが、２
分周器１６で２分周されて周波数６４ＫＨｚのクロック
に変換された後、更に８分周器１７で８分周されて８　
Ｋ１１ｚのクロックに変換されて位相比較器に送出する
。

位相比較器１２では１９３進カウンタからの８　ｋＨｚ
のクロックと８分周器からの８　ＫＨｚとの位相差を比
較し、位相差に対応する出力を低域通過フィルタ１３．
増幅器１４を介して制御信号としてＶＣＯ１５に送出す
る。そこで、ｖＣＯは位相差が最小になる様に発振周波
数が制御される。

尚、低域通過フィルタ１３は位相差に対応する出力を取
り出す為のものである。

（発明が解決しようとする課題〕ここで、上記のクロック発生回路はフェイズロアクルー
プを用いているので、電圧制御発振器、低域通過フィル
タなどのアナログ回路を含んでいる。この為、上記フィ
ルタの遮断周波数を予め設定した周波数にするには調整
が必要となり、調整工数がかかる。

また、部品点数が多いので信頼度が低下すると云う２つ
の問題がある。

本発明は、ディジタル構成にしてＬＳＩ化が容易に行え
る樟にすることを目的とする。

〔課題を解決する為の手段］第１図は本発明の原理ブロック図を示す。

図中、２は周波数ｆ、のクロックを（ｍ、・ｍｚ＋１）
個カウントする毎にカウント出力を送出する分周部分で
、３は該分周部分の出力と帰還された自己の出力とを利
用して、周波数ｆ、のクロック（ｏ＋１十１）個を１周
期とする出力を１回、周波数ｆ、のクロック１３個を１
周期とする出力を（ｍｔｌ）回送出する制御データ生成
部分である。

また、４は該分周部分の出力と制御データ生成部分の出
力と周波数ｆ１のクロックとを利用して周波数ｆ、に同
期した周波数ｆ！のクロックを生成する分周クロック生
成部分で、３１は該分周部分からの出力がＬレベルまた
は帰還された自己の出力がＨレベルの時にロード信号を
送出するゲート部分である。

更に、３２は咳分濁部分からの出力がロード信号として
印加された時は所定の初期値がロードされて（ｍ＋＋１
）カウントして出力を送出するが、該自己の出力がロー
ド信号として印旭された時は該所定の初期値よりも１つ
変化した初期値がロードされてｍ１カウントして出力を
送出するカウント部分である。

（作用〕本発明は分周部分で周波数ｆ、のクロックを（ｍｌ。

ｍ、　＋　１）個カウントする毎に出力を制御データ生
成部分に送出する。

制御データ生成部分は分周部分の出力と帰還された自己
の出力とを利用して周波数ｆ１のクロック（ｍ、　＋１
）個を１周期とする出力を１回送出し、周波数ｆ、のク
ロックｍ１個を１周期とする出力を（−２−１）回送出
する。

これにより、分周部分から送出される相隣る出力間がク
ロック（ｍ＋　＋ｔ）個を１周期とする出力とクロック
ｍ１個を１周期とする出力が軸２−１）個で区切られる
ので、この区切りを用いて、周波数ｆ。

のクロックを（ｍ＋　＋（１／ｍｚ）　’Ｊ分周した周
波数ｆ！のクロックが生成される。

尚、本発明はアナログ部分を使用せず、分周部分やカウ
ント部分などを使用してディジタル構成にしているので
、ＬＳＩ化が容易に行える。

（実施例〕第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、第４図は分周数設定方法説明図の一例を
示す。

なお、第３図中の左側に符号と一点鎖線が設けられてい
るが、符号は第２図中の同じ符号の部分の波形を示し、
−点鎖線より下の部分は上の部分よりも時間が拡大され
ている。

以下、１．５４４　ＭＨｚのクロックからｍ、＝２４、
ｍｚ”　８である６４　ＫＨｚのクロックをデユーティ
ファクタ約５ｏｚで作成するとして、第４図を用いて分
周数設定方法の一例を説明する。

先ず、１．５４４　ＭＨｚのクロックから６４　ＫＨｚ
のクロックを生成するには、（１５４４／６４　）・２
４．１２５分周しなければならないが、分周クロ・ンク
の平均的なデユーティファクタが１２．１２５　：　１
２であれば分周比が２４．１２５となる。

ここで、上記の“１２．１２５”の部分には１．５４４
　？ｌＨ２のクロックが１２．１２５個入らなければな
らないが、０．１２５個のクロックを生成するのは困難
である。

そこで、第４図に示す様に“１２．１２５”の部分を８
個まとめて考えて、（１２＋〇、１２５　ｘ　８）・１
３．１２１２、１２．１２．１２．１２．１２と一部変
化させるが、全体のクロック数は変化しない。

また、“１２”の部分には１．５４４　Ｍ）ｌｚのクロ
ックを１２個入れることにより、２４．１２５の非整数
分周が可能となる。

即ち、１．５４４　Ｍｔｌｚのクロック２５個を１周期
とするものが１回と１．５４４　ＭＨｚのクロック２４
個を１周期とするものを７個とすれば、１．５４４　Ｍ
Ｈｚ　、　　１フレーム（１次群だから１９３ビツトで
構成されている）に６４　ＫＨｚのクロックを８周期出
力することができるが、これを実施する為のブロック図
の一例を第２図に示す。

次に、第３図を参照して第２図の動作を説明する。ここ
で、１９３進カウンタ２１は分周部分２の構成部分、Ａ
ＮＤゲー）３１と１６進カウンタ３２は制御データ生成
部分３の構成部分、１６進カウンタ４１は分周クロック
生成部分４の構成部分を示す。

さて、１９３進カウンタ２１は入力する１、５４４　Ｍ
Ｈｚのクロックをカウントしてカウント値をアップする
が、１９３ヒ゛ソトカウントするとＬレベルのキ中リー
を送出し、再び初期値からカウント動作を開始する。そ
こで、第３図−■に示す様に１．５４４　？ＩＨ２を１
９３分周した８　ＫＨｚ周期でＬレベルの出力がＡＮＤ
ゲート３１に送出する。

このゲート３１には１６進カウンタ３２の端子Ｃｏの出
力も加えられるが、端子Ｃｏの出力がＬレベルの時はこ
のゲートはオンになり、１９３ビツトカウンタ２１から
のＬレベルの出力がロード信号としてこのカウンタ３２
の端子りに印加される。

また、１６道カウンタ３２の端子Ｄ３〜Ｄ０には００１
１（１０進法で３）が加えられている。そこで、上記の
ロード信号が印加されると、二〇カウンタ３２はカウン
ト値３〜１５まで１３カウントしたらＨレベルのキャリ
ーを端子ＣｏからＡＮＤゲート３１０入力側の反転部分
を介してＡＮＤゲート３１に印加する（第３図−■の左
側の“１３”参照）。

しかし、この時点では１９３進カウンタ２１は１９３ビ
ツトカウントしていないので、ＨレベルをＡＮＤゲート
３１に送出すると共に（ＡＮＤゲートはオンになる）、
１６進カウンタ３２の端子Ｄ３〜ＤＯには０１００（１
０進法で４）を送出している。

そこで、１６進カウンタ３２は自分が送出したキャリが
オンになったＡＮＤゲート３１を介してロード信号とし
て加えられるので、上記と異なりカウント値４〜１５ま
で１２カウントしたらＨレベルのキャリーを端子Ｃｏか
ら上記の反転部分を介してＡＮＤゲート３１に印加する
（第３図−■の左側の“１２″参照）。

ここで、１９３進カウンタ２１は１．５４４　ＭＨｚの
クロックを１９３ビツトカウントしないとキャリーが送
出されないが、１６進カウンタ３２は１２〜１３カウン
トすればキャリーを送出するので、第４図および第３図
−■に示す様に１６進カウンタ３２は１５回キャリーを
送出した後に１９３進カウンタ２１はキャリーを１６進
カウンタ３２に送出することを繰り返す。

なお、１６進カウンタ４１には１６進カウンタ３２のキ
ャリーが端子ＥＮに、１９３進カウンタ２１の出力が端
子しに、１．５４４ＭＨｚのクロックが端子ＣＫに加え
られる。そこで、このカウンタ４１は１６進カウンタ３
２からの出力が入力する度にカウント動作開始の状態に
なって、初期値０から１．５４４ＭＨｚのクロックをカ
ウントして、第３ｒｆ！Ｊ−■に示す様に、１．５４４
ＭＨｚに同期した６４ＫＦｌｚのクロックを送出する。

なお、第２図に示す様に本回路は１９３進カウンタ、１
６進カウンタおよびＡＮＤゲートなどを使用したディジ
タル構成にしであるので、ＬＳＩ化が容易に行える。

図において、２は分周部分、３は制御データ生成部分、４は分周クロック生成部分、３１はゲート部分、３２はカウント部分を示す。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、ディジタル構
成にしてＬＳＩ化が容易に行えると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、図第４図は分周数設定方法説明瑳の一例、第５図は従来例
のブロック図を示す。

Claims

【特許請求の範囲】１、周波数ｆ＿１のクロックを〔ｍ＿１＋（１／ｍ＿２
）〕（ｍ＿１は０を含む正の整数で、ｍ＿２は正の整数
）分周して周波数ｆ＿２のクロックを生成する際に、周波数ｆ＿１のクロックを（ｍ＿１×ｍ＿２＋１）個カ
ウントする毎にカウント出力を送出する分周部分（２）
と、該分周部分の出力と帰還された自己の出力とを利用
して、周波数ｆ＿１のクロック（ｍ＿１＋１）個を１周
期とする出力を１回、周波数ｆ＿１のクロックｍ＿１個
を１周期とする出力を（ｍ＿２−１）回送出する制御デ
ータ生成部分（３）と、該分周部分の出力と制御データ生成部分の出力と周波数
ｆ＿１のクロックとを利用して周波数ｆ＿１に同期した
周波数ｆ＿２のクロックを生成する分周クロック生成部
分（４）とを有することを特徴とするクロック発生回路
。２、該制御データ生成部分が、該分周部分からの出力がＬレベルまたは帰還された自己
の出力がＨレベルの時に出力を送出するゲート部分（３
１）と、該分周部分からの出力がロード信号として印加された時
は所定の初期値がロードされて（ｍ＿１＋１）カウント
して出力を送出するが、該自己の出力がロード信号とし
て印加された時は該所定の初期値よりも１つ変化した初
期値がロードされてｍ＿１カウントして出力を送出する
カウント部分（３２）で構成さたことを特徴とする請求
項１項のクロック発生回路。