JP2545389Y2 - サービスデータの２７６ｋＨｚクロック作成回路 - Google Patents
サービスデータの２７６ｋＨｚクロック作成回路Info
- Publication number
- JP2545389Y2 JP2545389Y2 JP12223390U JP12223390U JP2545389Y2 JP 2545389 Y2 JP2545389 Y2 JP 2545389Y2 JP 12223390 U JP12223390 U JP 12223390U JP 12223390 U JP12223390 U JP 12223390U JP 2545389 Y2 JP2545389 Y2 JP 2545389Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- service data
- khz
- counter
- mhz
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は伝送通信装置に関し、特にCEPT（European P
ost and Telecommunication Conference）系４次群140M
OLT（Optical Line Terminal）におけるコードコンバ
ータ部に関する。
ost and Telecommunication Conference）系４次群140M
OLT（Optical Line Terminal）におけるコードコンバ
ータ部に関する。
140M OLTの送・受信側コードコンバータ部において、
サービスデータ・インタフェイスユニット（SD UNIT）
へ送出するサービスデータ（SD）読み出し用276kHzクロ
ックを作成する従来の作成装置は、第３図に示すよう
に、電圧制御発振器（VCO）31において、 として得られる168.4431MHzのクロックを発生する。こ
のクロックの周波数は、主信号のビットレートの周波数
である。VCO31の発生するクロックを、ゲートアレイ（G
/A）32で６分周し、 28.073MHzにした後、ゲートアレイ（G/A）33で254分周
して、 110.527kHzにする。更にこの周波数のクロックを外付け
の共振回路34において５逓倍し、 110.527×103×５＝552.635kHz 552.635kHzにした後、再びゲートアレイ33に戻し、２分
周を行って、 276.317kHzのサービスデータ読み出し用のクロックを作
成していた。
サービスデータ・インタフェイスユニット（SD UNIT）
へ送出するサービスデータ（SD）読み出し用276kHzクロ
ックを作成する従来の作成装置は、第３図に示すよう
に、電圧制御発振器（VCO）31において、 として得られる168.4431MHzのクロックを発生する。こ
のクロックの周波数は、主信号のビットレートの周波数
である。VCO31の発生するクロックを、ゲートアレイ（G
/A）32で６分周し、 28.073MHzにした後、ゲートアレイ（G/A）33で254分周
して、 110.527kHzにする。更にこの周波数のクロックを外付け
の共振回路34において５逓倍し、 110.527×103×５＝552.635kHz 552.635kHzにした後、再びゲートアレイ33に戻し、２分
周を行って、 276.317kHzのサービスデータ読み出し用のクロックを作
成していた。
本来、このサービスデータ用276kHzクロックというも
のは、フレームフォーマット上、VCO31の168.4431MHzの
クロックの簡単な整数倍では得られず、この周波数を６
分周した後に、5/508分周しなければならないので、従
来のクロック作成回路は上記のような複雑な回路構成と
なっていた。
のは、フレームフォーマット上、VCO31の168.4431MHzの
クロックの簡単な整数倍では得られず、この周波数を６
分周した後に、5/508分周しなければならないので、従
来のクロック作成回路は上記のような複雑な回路構成と
なっていた。
このように従来の276kHzクロック作成回路は、回路構
成が複雑である上に、アナログ的にクロックを作成して
いるので回路規模が大きく、使用部品点数が多くなると
いう問題点があった。
成が複雑である上に、アナログ的にクロックを作成して
いるので回路規模が大きく、使用部品点数が多くなると
いう問題点があった。
本考案の目的は、デジタル処理による回路構成の簡単
な276kHzクロック作成回路を提供することにある。
な276kHzクロック作成回路を提供することにある。
本考案は、140M OLTの送・受信側コードコンバータ部
で、サービスデータ・インタフェイスユニットへ送出す
るサービスデータ読み出し用276kHzクロックを作成する
サービスデータの276kHzクロック再生回路において、 ４ビットバイナリカウンタであって初期プリセットコ
ードが「1011」である第１のカウンタと、４ビットバイ
ナリカウンタであって初期プリセットコードが「0011」
である第２のカウンタにより構成され、主信号のビット
レートの周波数である168MHzで発振する電圧制御発振器
のクロックを６分周した28MHzのクロックを入力し、51
ビットごとに１ビットのパルスを出力し、この動作を４
回繰り返し、５回目の50ビットカウントしたところで、
28MHzを基準にして254ビットごとに１ビット出力される
パルスによりリセットされ、28MHzを5/254分周したクロ
ックを出力するカウンタ部と、 このカウンタ部の出力するクロックを２分周し、276k
Hzのクロックを出力する分周部とを備えることを特徴と
する。
で、サービスデータ・インタフェイスユニットへ送出す
るサービスデータ読み出し用276kHzクロックを作成する
サービスデータの276kHzクロック再生回路において、 ４ビットバイナリカウンタであって初期プリセットコ
ードが「1011」である第１のカウンタと、４ビットバイ
ナリカウンタであって初期プリセットコードが「0011」
である第２のカウンタにより構成され、主信号のビット
レートの周波数である168MHzで発振する電圧制御発振器
のクロックを６分周した28MHzのクロックを入力し、51
ビットごとに１ビットのパルスを出力し、この動作を４
回繰り返し、５回目の50ビットカウントしたところで、
28MHzを基準にして254ビットごとに１ビット出力される
パルスによりリセットされ、28MHzを5/254分周したクロ
ックを出力するカウンタ部と、 このカウンタ部の出力するクロックを２分周し、276k
Hzのクロックを出力する分周部とを備えることを特徴と
する。
次に、本考案の実施例について図面を参照して説明す
る。
る。
第１図は、本考案の一実施例の回路図である。この27
6kHzクロック作成回路は、２個のカウンタ11,12より成
るカウンタ部と、インバータ14及び２個のフリップフロ
ップ15,16より成る分周部と、NORゲート13とから構成さ
れる。
6kHzクロック作成回路は、２個のカウンタ11,12より成
るカウンタ部と、インバータ14及び２個のフリップフロ
ップ15,16より成る分周部と、NORゲート13とから構成さ
れる。
カウンタ11,12は、それぞれ４ビット・バイナリカウ
ンタであり、初期プリセットコードはそれぞれ“1011"
及び“0011"である。NORゲート13を介してカウンタ11,1
2に入力される入力信号ａは、28.0MHzを基準にして254
ビットごとに１ビット出力されるパルスであり、カウン
タ11,12が50ビット数を数えた時に254ビットおきの周期
で強制的にリセットをかける為の信号である。第２図の
▼の部分が、リセットのタイミングを示している。
ンタであり、初期プリセットコードはそれぞれ“1011"
及び“0011"である。NORゲート13を介してカウンタ11,1
2に入力される入力信号ａは、28.0MHzを基準にして254
ビットごとに１ビット出力されるパルスであり、カウン
タ11,12が50ビット数を数えた時に254ビットおきの周期
で強制的にリセットをかける為の信号である。第２図の
▼の部分が、リセットのタイミングを示している。
次に本実施例の動作を説明する。
まず、28.0MHzのクロックがカウンタ11,12に入力さ
れ、信号ａのパルスが“H"→“L"になった時点（28.0MH
zクロックと信号ａのパルスは同期している）から考え
ると、２段のカウンタにより28.0MHzのクロックを第２
図に示すように51ビットごとにカウントし、51ビットご
とに１ビットのパルスがカウンタ部より出力されること
になる。
れ、信号ａのパルスが“H"→“L"になった時点（28.0MH
zクロックと信号ａのパルスは同期している）から考え
ると、２段のカウンタにより28.0MHzのクロックを第２
図に示すように51ビットごとにカウントし、51ビットご
とに１ビットのパルスがカウンタ部より出力されること
になる。
この動作を４回くり返すが、５回目においては50ビッ
トカウントしたところで信号ａのパルスが入力されるの
でカウンタは初期プリセット値にリセットされる。すな
わちカウンタ部からは、28.0MHzを5/254分周したパルス
が出力される。
トカウントしたところで信号ａのパルスが入力されるの
でカウンタは初期プリセット値にリセットされる。すな
わちカウンタ部からは、28.0MHzを5/254分周したパルス
が出力される。
２分周部において、カウンタ部からのパルスを２分周
すると、276kHzクロックとなり、5/508分周が実現され
る。
すると、276kHzクロックとなり、5/508分周が実現され
る。
以上の実施例では、276kHzのクロック５ビットにつき
２箇所でカウンタの強制リセットがかかるのでジッタは
0.0098〔UI〕発生するが、実際の使用上の問題はない。
２箇所でカウンタの強制リセットがかかるのでジッタは
0.0098〔UI〕発生するが、実際の使用上の問題はない。
以上説明したように本考案は276Kのクロックをデジタ
ル的に作成するので回路規模が小さくなり、使用する電
気部品が少なくなり、信頼性も向上するという効果を有
する。
ル的に作成するので回路規模が小さくなり、使用する電
気部品が少なくなり、信頼性も向上するという効果を有
する。
第１図は本考案の一実施例の回路図 第２図は第１図の作成回路によって作成された276kHzク
ロックを示す図、 第３図は従来の276kHzクロック作成回路のブロック図で
ある。 11,12……カウンタ 13……NORゲート 14……インバータ 15,16……フリップフロップ
ロックを示す図、 第３図は従来の276kHzクロック作成回路のブロック図で
ある。 11,12……カウンタ 13……NORゲート 14……インバータ 15,16……フリップフロップ
Claims (1)
- 【請求項１】140M OLTの送・受信側コードコンバータ部
で、サービスデータ・インタフェイスユニットへ送出す
るサービスデータ読み出し用276kHzクロックを作成する
サービスデータの276kHzクロック再生回路において、 ４ビットバイナリカウンタであって初期プリセットコー
ドが「1011」である第１のカウンタと、４ビットバイナ
リカウンタであって初期プリセットコードが「0011」で
ある第２のカウンタにより構成され、主信号のビットレ
ートの周波数である168MHzで発振する電圧制御発振器の
クロックを６分周した28MHzのクロックを入力し、51ビ
ットごとに１ビットのパルスを出力し、この動作を４回
繰り返し、５回目の50ビットカウントしたところで、28
MHzを基準にして254ビットごとに１ビット出力されるパ
ルスによりリセットされ、28MHzを5/254分周したクロッ
クを出力するカウンタ部と、 このカウンタ部の出力するクロックを２分周し、276kHz
のクロックを出力する分周部とを備えることを特徴とす
るサービスデータの276kHzクロック作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223390U JP2545389Y2 (ja) | 1990-11-21 | 1990-11-21 | サービスデータの２７６ｋＨｚクロック作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223390U JP2545389Y2 (ja) | 1990-11-21 | 1990-11-21 | サービスデータの２７６ｋＨｚクロック作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478841U JPH0478841U (ja) | 1992-07-09 |
| JP2545389Y2 true JP2545389Y2 (ja) | 1997-08-25 |
Family
ID=31870025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12223390U Expired - Lifetime JP2545389Y2 (ja) | 1990-11-21 | 1990-11-21 | サービスデータの２７６ｋＨｚクロック作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545389Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4678109B2 (ja) * | 2001-09-11 | 2011-04-27 | ソニー株式会社 | クロック発生装置及び方法 |
-
1990
- 1990-11-21 JP JP12223390U patent/JP2545389Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478841U (ja) | 1992-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20110208329A1 (en) | Clock synthesis systems, circuits and methods | |
| JPS6243568B2 (ja) | ||
| US8194186B2 (en) | Receiver capable of generating audio reference clock | |
| US3716794A (en) | Frequency dividing apparatus | |
| JPS63301624A (ja) | パルス列分周回路 | |
| JP2545389Y2 (ja) | サービスデータの２７６ｋＨｚクロック作成回路 | |
| US6108393A (en) | Enhanced prescaler phase interface | |
| JP3649874B2 (ja) | 分周回路 | |
| JPH05315966A (ja) | Ｎｒｚ／ｃｍｉ（ｉｉ）符号変換装置 | |
| US5963604A (en) | Communication signal receiver with sampling frequency control | |
| JP3337047B2 (ja) | パルス分周回路 | |
| KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
| KR950002305B1 (ko) | 수신데이타에 의한 동기클록발생회로 | |
| US11924319B2 (en) | Time synchronization device, time synchronization system, and time synchronization method | |
| JPH11127145A (ja) | フレーム同期システムおよびフレーム同期方法 | |
| JPH0453081Y2 (ja) | ||
| KR0170746B1 (ko) | 별도의 동기신호가 없는 직렬 데이터의 전송 클럭 발생 장치 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JPH0416022A (ja) | クロック発生回路 | |
| KR0186041B1 (ko) | 무선전송 장치의 코드 변환회로 | |
| JP2658126B2 (ja) | 入力周波数の発生装置 | |
| KR930002133B1 (ko) | 복합 운용방식 dm 통신시스템의 수신회로 | |
| JPH0316054B2 (ja) | ||
| JPH0677837A (ja) | サンプリング周波数変換に基づくデータ出力装置における変換周波数比演算装置 | |
| JPH05327782A (ja) | 速度変換回路 |