JPH0677837A - サンプリング周波数変換に基づくデータ出力装置における変換周波数比演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路の簡素化、集積化、低コスト、低消費電
力及び小型化を実現し、ＤＳＰのメモリ容量を低減す
る。 【構成】 出力サンプリングクロック１３の周期をｎ倍
するディジタルカウンタ（メモリ２）と、前記ｎ倍され
た出力サンプリングクロック１３の周期に基づき、入力
サンプリングクロック１１の入力回数をカウントする入
出力割り込み回数カウンタ（メモリ２）と、前記カウン
タによりカウントされた数値から、サンプリング周波数
比を演算する周波数演算手段（ＤＳＰ１）と、サンプリ
ング周波数比と入力サンプリングクロック１１とから出
力位相を演算する出力位相演算手段（ＤＳＰ１）と、出
力位相値と入力データ１２とから、出力データ１４を演
算するデータ演算手段（ＤＳＰ１）とからなり、これら
各手段より、ディジタル信号のサンプリング周波数を非
同期の異なるサンプリング周波数に変換したときの周波
数比を計測し、入力サンプリングクロック１１のタイミ
ングと周波数比から出力位相を求め、出力位相の出力デ
ータ１４を算出して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号のサン
プリング周波数を非同期の異なるサンプリング周波数に
変換するサンプリング周波数変換装置に関し、特に、Ｄ
ＳＰを用いてＤ／Ｄ変換方式によりサンプリング周波数
変換に基づくデータ出力装置における変換周波数比演算
装置に関する。

【０００２】

【従来の技術】近年、ＣＡＴＶシステムにおけるディジ
タル音楽放送サービスのニーズが高まっているが、ＣＤ
やＤＡＴ等のメディアをそのままＣＡＴＶシステムに通
すことができない。なぜなら、元のアナログ信号（音楽
信号）をディジタル化するときのサンプリング周波数が
ＣＡＴＶシステムのサンプリング周波数と異なっている
からである。たとえ、サンプリング周波数が同一であっ
ても、位相にずれがある場合は、他の信号と多重化する
ことができない。したがって、ＣＤ等のメディアの情報
を各家庭に送るためには、放送センターからの周波数の
クロックに同期させなければならない。

【０００３】ディジタル信号のサンプリング周波数を非
同期の異なるサンプリング周波数に変換し、変換後のサ
ンプリング周波数によってディジタル信号を送信するに
は、変換前後のサンプリング周波数比を計測し、このサ
ンプリング周波数比により出力位相を求め、更にこの出
力位相から出力データを演算することにより求める方法
が用いられている。

【０００４】従来のサンプリング周波数変換比測定装置
としては、例えば、特開昭６２−１０１１１２、特開昭
６１−２０４７００等に示されているようなカウンター
等のハードウエアにより構成される装置がある。

【０００５】この、カウンター等のハードウエアにより
構成される装置の一例を図１１に示す。この装置は、フ
ェーズロックループ（以下「ＰＬＬ回路」とする。）１
０１と、カウンター１０２と、分周器１０３とを有して
いる。

【０００６】この装置では、入力サンプリングクロック
１１１は、ＰＬＬ回路１０１において、周波数ｆ₁ がｍ
倍の周波数ｍｆ₁ のクロック１１３とされ、カウンター
１０２を駆動する。一方、出力サンプリングクロック１
１２は、分周器１０３において、本来の周期のｎ倍のク
ロック１１４とされ（周波数ｆ₂ がf₂／ｎとされ）、カ
ウンター１０２のラッチ端子に入力される。なお、出力
サンプリングクロック１１２は、例えば、図示しない周
波数変換装置によって出力される。このように、入力サ
ンプリングクロック１１１と、出力サンプリングロック
１１２とがカウンター１０２に入力されることにより、
カウンター１０２の出力端子から、１／ｍｎの誤差のサ
ンプリング周波数比１１５を求めることができる。

【０００７】図１１において、分周器１０３を使用しな
いときのタイムチャートを図１２に示す。変換前のサン
プリングクロック信号は、ＰＬＬ回路１０１によりサン
プリング周波数の整数倍（例えば１２８倍）のクロック
１１３に復調され、１回の計測におけるサンプリング周
波数比は、入力クロック１１３対出力サンプリングクロ
ック１１２の比で求められる。 例えば、入力サンプリ
ングクロック１１１のｍ倍の入力クロック１１３を用い
た場合、１回の計測におけるサンプリング周波数比の誤
差は１／ｍとなる。したがって、図１１のように、ＰＬ
Ｌ１０１及び分周器１０３を使用すると、図１３に示す
ように、出力サンプリングクロック１１２の周期のｎ倍
の期間で入力クロック１１３をカウントすることによ
り、サンプリング周波数比の誤差は１／ｍｎとなる。

【０００８】データ出力装置では、周波数ｆ₁ の入力ク
ロックと、このようにして求められた周波数比から出力
位相を求め、その出力位相における出力データを演算し
て出力する。

【０００９】一方、出力サンプリングクロックを出力で
きるＤＳＰを中心にして構成される装置を図１４に示
す。この装置は、ＰＬＬ１０１と、波形処理回路１０４
と、カウンター１０２と、ラッチバッファ１０５と、ア
ドレスエンコーダー１０６と、ＤＳＰ１０７と、メモリ
ー１０８とを有している。なお、図１１に示した分周器
１１２は、ＤＳＰ１０７のソフトウエアで実現してい
る。

【００１０】この装置においては、次に示すようにして
サンプリング周波数比を計測する。まず、ＰＬＬ１０２
により得られた入力サンプリングクロック１１１のｍ倍
のクロック１１３（ｆ₁ →ｍｆ₁ ）が、カウンター１０
２に入力される。一方、分周された周波数f₂／ｎの出力
サンプリングクロック１１２は、波形処理回路１０４を
経て、カウンター１０２のラッチ端子に入力される。そ
して、ＤＳＰ１０７は、入力サンプリングクロック１１
１と、カウンター１０２によって計測した入出力サンプ
リング周波数比１１５に基づいて出力位相を演算し、入
力データ１１６からこの出力位相における出力データ１
１７を計算し、出力サンプリングクロック１１２を割り
込み信号とするタイミングにしたがって出力データ１１
７を出力する。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
サンプリング周波数変換比測定装置では、フィードバッ
ク制御を必要とするＰＬＬ回路を用いているため、回路
が複雑となり、安定性が低く、調節しにくいものであっ
た。また、ＤＳＰを使用した装置では、ラッチバッファ
等のハードウエアが必要であるため、装置のコスト、消
費電力、サイズ等に問題があり、更に、膨大なメモリー
容量が必要であった。なお、メモリ容量に関する問題点
は、後で詳しく説明する。

【００１２】したがって、本発明の目的は、ＰＬＬ回路
を省略可能にして回路を簡素化し、かつ、回路の安定性
を改善したサンプリング周波数変換に基づくデータ出力
装置における変換周波数比演算装置を提供することにあ
る。

【００１３】また、他の目的は、ＤＳＰのソフトウエア
を利用することにより、回路を集積化し、低コスト、低
消費電力、小型化を実現したサンプリング周波数変換に
基づくデータ出力装置における変換周波数比演算装置を
提供することにある。

【００１４】更に、他の目的は、ＤＳＰのソフトウエア
を使用するために要求されるメモリーの容量を低減した
サンプリング周波数変換に基づくデータ出力装置におけ
る変換周波数比演算装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明は、上記のような
課題を解決するため、第１のサンプリング周波数によっ
てサンプリングされた入力データに基づいて、前記第１
のサンプリング周波数が周波数変換された第２のサンプ
リング周波数によりサンプリングされた出力データを発
生するデータ出力装置において、前記第１及び第２のサ
ンプリング周波数の周波数比を演算する周波数比演算手
段と、前記第１のサンプリング周波数のクロックタイミ
ングと前記周波数比に基づいて、前記出力データの出力
位相を演算する出力位相演算手段と、前記出力位相にお
ける前記出力データを演算する出力データ演算手段とを
含み、前記周波数比演算手段は、前記第２のサンプリン
グ周波数の周期をｎ倍（ｎは正の整数）して得られたｎ
倍周期の期間内における前記第１のサンプリング周波数
のクロック計測数に基づいて、前記周波数比を演算する
構成を有することを特徴とするサンプリング周波数変換
に基づくデータ出力装置における変換周波数比演算装置
を提供する。

【００１６】

【作用】出力サンプリングクロック（第２のサンプリン
グ周波数）の周期を分周手段によりｎ倍する。この分周
手段によりｎ倍された出力サンプリングクロックの周期
に基づき、入力サンプリングクロック（第１のサンプリ
ング周波数）の入力回数をカウント手段によりカウント
する。そして、カウント手段でカウントされた数値か
ら、周波数比演算手段によりサンプリング周波数比を演
算する。その後、サンプリング周波数比から出力位相演
算手段により出力位相を演算し、出力位相演算値と入力
サンプリングクロックを用い、別に入力された入力デー
タからデータ演算手段で出力データを演算する。

【００１７】本発明では、ハードウエアのカウンタを用
いないで周波数比を演算する。入力サンプリングクロッ
クはｍ倍されることなく（ｍ＝１）ＤＳＰに入力され
る。入力サンプリングクロックは、ＤＳＰ内において
（あるいは、他の周波数変換装置を使用しても良い）出
力サンプリングクロックに周波数変換される。出力サン
プリングクロックは、周期をｎ倍されてｎ倍周期信号を
発生する。このｎ倍周期の信号が出力される度に、メモ
リの出力カウンタ領域がプラス１づつインクリメントさ
れる。このｎ倍周期内において、入力サンプリングクロ
ックが計数され、その計数値がメモリの入力カウンタ領
域にストアされる。このようにして、Ｎ回の計測が繰り
返して行われ、Ｎ回の平均値が算出され、この平均値か
ら、周波数比が算出される。

【００１８】具体的には、入力サンプリングクロック
は、日本電子機械工業会規格ＥＩＡＪ．ＣＰ−３４０の
規格により、３２ＫＨｚ、４４．１ＫＨｚ、４８ＫＨｚ
の３種類の周波数を採り得る。この周波数の入力サンプ
リングクロックが、例えば、４８ＫＨｚの出力サンプリ
ングクロックに変換される。４８ＫＨｚの出力サンプリ
ングクロックの周期がｎ倍され、そのｎ倍周期内に到来
する入力サンプリングクロックのクロックを計測して、
メモリにストアする。この計測には、ハードウエアのカ
ウンタは使用されず、メモリの内容を１クロックにつ
き、プラス１づつインクリメントすれば良い。したがっ
て、ソフトウエアによって周波数比を算出することがで
きる。

【００１９】

【実施例１】以下、本発明の実施例を図面を参照にしつ
つ詳細に説明する。図１には、本発明に係る一実施例の
構成を示すブロック図が示されている。本実施例に係る
装置は、ＤＳＰ１と、メモリ２と、プログラムＲＯＭ３
とを有している。ＤＳＰ１は、プログラムＲＯＭ３のプ
ログラムに基づいて動作する周波数比演算手段と、位相
演算手段と、データ演算手段とを内部に有している。メ
モリー２は、入力割り込み回数を計測する入力割り込み
回数カウンタ領域２ａと、出力割り込み回数を計測する
出力割り込み回数カウンタ領域２ｂと、サンプリング周
波数比領域２ｃと、ディジタルカウンタ（分周器）領域
２ｄとからなっている。

【００２０】図２は、本実施例の構成の一部をブロック
図化したものである。図２のカウンタ３は、図１に示さ
れているメモリ２の入力割り込み回数カウンタ領域２ａ
と、出力割り込み回数カウンタ領域２ｂに対応してい
る。また、分周器４は、メモリ２のディジタルカウンタ
２ｄに対応している。

【００２１】次に、本装置の動作を図３の出力サンプリ
ング周波数比測定の動作を示すフローチャートに基づき
説明する。

【００２２】まず、Ｓ１において、入力割り込み回数カ
ウンタ領域２ａと出力割り込み回数カウンタ領域２ｂ
で、入力サンプリングクロック１１と、分周器４でその
周期がｎ倍された出力サンプリングクロック１３がそれ
ぞれカウントされる。カウントの方法は、入力サンプリ
ングクロック信号１１の割り込みがあると、入力割り込
み回数カウンタ３の値をプラス１だけインクリメント
し、出力サンプリングクロック１１１の割り込みがある
と、出力割り込み回数カウンタ３の値をプラス１だけイ
ンクリメントするようにＤＳＰ１がプログラム制御を行
う。

【００２３】Ｓ２で、出力サンプリングクロック１３と
入力サンプリングクロック１１の入力回数から、サンプ
リング周波数比を演算する。すなわち、出力クロック１
３の周期に基づいて定められたｎ倍周期に相当する単位
計測時間（以下「単位計測時間」という。）内の上記入
力側と出力側とのカウント値の比を、ＤＳＰ１に演算さ
せることによりサンプリング周波数比を演算する。

【００２４】ここで、図４は、単位計測時間における入
力サンプリングクロック１１の入力の様子を示してい
る。本実施例においては、入力クロックにｍ＝１のも
の、すなわち、周波数ｆ₁ の入力サンプリングクロック
１１を直接用い、一方、出力サンプリングクロック１３
は、分周手段３によりその周期がｎ倍となるように分周
されたもの（ｆ₂ ／ｎ）を用いている。

【００２５】この両クロック１１、１３は、図４からも
分かるように、非同期のクロックである。そのため、サ
ンプリング周波数比の測定の誤差を最小限にするために
は、入力サンプリングクロック１１にｍ＝１のものを用
いた関係上、出力サンプリングクロック１３の周期をｎ
倍することが重要である。具体的には、２¹⁵回の出力ク
ロック１３ごと、すなわち、３２７６８回の出力クロッ
ク１３ごとに入力クロック１１をカウントすることにす
れば、測定の誤差は２^-15 となる。

【００２６】Ｓ３では、上記で求めたサンプリング周波
数比をメモリ２に送り、出入力サンプリング周波数比領
域２ｃに記憶されているサンプリング周波数比を最新の
周波数比で更新する。このように、更新が必要なのは、
入力サンプリングクロック１１と出力サンプリングクロ
ック１３とが非同期のクロックであるからであり、その
更新の方法を以下に示す。

【００２７】まず第一の方法は、図５に示すように、Ｎ
回の計測値２１の和を、入力カウンターと出力カウンタ
ーのそれぞれに取り込み、この値を前回の値の代わりと
して用いるというものである。したがって、この方法に
よれば、入力カウンターと出力カウンターをそれぞれ１
つ設けるだけで済むことになる。

【００２８】第二の方法は、図６に示すように、１回の
計測値を取り込んで、Ｎ回前の計測値を押し出し捨て、
同時にＮ回の値の和を修正するというものである。した
がって、この方法では、Ｎ回の計測値を記憶するため
に、Ｎワードのメモリーが必要となる。例えば、３２７
６８回を平均化するためには、３２ｋＢｙｔｅのメモリ
ー容量が必要である。このようなメモリーの使用は、容
量が大きすぎるため、回路のコスト、サイズの増大につ
ながる。

【００２９】そこで、本実施例では、１回の計測値のビ
ット数に応じて１ワードのメモリーを複数のユニットに
分割して使用する方法を採用した。例えば、前述したよ
うにＥＩＡＪ．ＣＰ−３４０標準によれば、ディジタル
オーディオ信号のサンプリング周波数は、３２ｋＨｚ、
４４．１ｋＨｚ、４８ｋＨｚの３種類がある。これらの
サンプリング周波数を４８ｋＨｚの出力サンプリング周
波数に変換する場合について検討する。

【００３０】図７に示すように、４８ｋＨｚの出力クロ
ック１３より低い周波数の３２ｋＨｚ、４４．１ｋＨｚ
の入力クロック１１を計測する場合においては、出力ク
ロック１３より入力クロック１１の周期が長いため、出
力クロック１３の１周期の時間内の入力クロック１１の
割り込み回数は、０回または１回である。したがって、
計測値は、１か０ということになる。

【００３１】一方で、図８に示すように、入出力サンプ
リングクロック１１、１３がともに４８ＫＨｚであって
も、微小な位相ジッタが存在するため、１回の計測期間
に２回の入力クロック１１の割り込みが発生し、計測値
が２となることがある。この場合においては、１回の計
測値の最大値は２である。したがって、最大値２の数値
を記憶するためには２ビットがあれば良い。そこで、メ
モリーを２ビットのユニットに分割して使用することが
可能である。例えば、図９に示すように、メモリー２の
データ幅は１６ビットであるとすると、２ビットずつで
８つのユニットに分割して、８回の計測値を保存でき
る。これによって、メモリーの必要な容量が、上記の３
２ｋＢｙｔｅに比べ１／８の４ｋＢｙｔｅとすることが
できる。

【００３２】次に、図１０の出力データ演算動作を示す
フローチャートに基づき説明する。Ｓ１で、上記サンプ
リング周波数比と入力サンプリングクロック１１とから
出力位相差φ_t を演算する。入力サンプリングクロック
１１と出力サンプリングクロック１３は非同期のクロッ
クであるため、出力データを演算するためには、先に求
めたサンプリング周波数比から、入力サンプリングクロ
ック１１と出力サンプリングクロック１３との位相差を
演算することが必要となる。そのため、メモリ２から先
の出入力サンプリング周波数比を呼び出し、入力サンプ
リングクロック１１の位相に基づいて、次に到来する出
力サンプリングクロック１３のクロックの位相φ_t を算
出する。

【００３３】Ｓ２で、上記位相差φ_t に基づき出力デー
タＤ_OUT を演算する。

【００３４】Ｓ３、Ｓ４で、出力サンプリングクロック
１３の割り込みがあったときは、ＤＳＰから出力データ
Ｄ_OUT が出力される。

【００３５】再び、図１に戻ると、入力サンプリングク
ロック１１で、サンプリングされた入力データ（Ｄ_IN）
１２は、ＤＳＰで出力データ（Ｄ_OUT ）１４に変換され
る。この変換は、出力サンプリングクロック１３の出力
位相φ_t が算出されれば、ディジタル信号処理技術に基
づくＤ−Ｄ（ディジタル─ディジタル）方式により行わ
れる。

【００３６】もちろん、Ｄ−Ｄ方式に代えて、ディジタ
ル信号をアナログ信号に変換し、アナログ信号から再度
ディジタル信号に再変換するＤ／Ａ−Ａ／Ｄ方式を採用
しても差し支えない。しかし、本発明では、高速動作が
可能なＤＳＰを使用しているのでＤ−Ｄ方式を採用する
ことが好ましい。

【００３７】

【発明の効果】以上のように、本発明に係るサンプリン
グ周波数変換に基づくデータ出力装置における変換周波
数比演算装置によれば以下の効果を奏する。 （１）入力クロックにサンプリングクロックを直接用い
たため、ＰＰＬ回路が不要となり、回路の安定性が改善
される。

【００３７】（２）ＤＳＰのソフトウエアを利用するこ
とにより、回路を集積化し、低コスト、低消費電力、小
型化を実現することができる。

【００３８】（３）サンプリング周波数比の記憶領域を
１回の計測値のビット数に応じて１ワードのメモリーを
複数のユニットに分割して使用しているので、ＤＳＰの
ソフトウエアを使用するために要求されるメモリーの容
量を低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の構成の一部をブロック図で
示したものである。

【図３】本発明の一実施例における出入力サンプリング
周波数比の測定を示すフローチャートである。

【図４】本発明の一実施例における入力サンプリングク
ロックと周期をｎ倍した出力サンプリングクロックとの
関係を示したものである。

【図５】Ｎ回の入力クロックのカウンター値の和を取り
込むアップデート方式を示したものである。

【図６】入力カウンター値を１回ずつ取り込んで和を修
正するアップデート方式を示したものである。

【図７】本発明の一実施例における１回の計測時間の入
力サンプリングクロックと出力サンプリングクロックと
の関係を示したものである。

【図８】本発明の一実施例における１回の計測時間の入
力サンプリングクロックと出力サンプリングクロックと
の関係を示したものである。

【図９】本発明の一実施例におけるＤＳＰ１のメモリー
を複数のユニットに分割して、計測値を保存した様子を
示したものである。

【図１０】本発明の一実施例における出力データ演算手
段を示すフローチャートである。

【図１１】従来のハードウエアにより構成されるサンプ
リング周波数変換装置における、サンプリング周波数比
の演算部を示すブロック図である。

【図１２】従来の装置において、周波数をｍ倍した入力
サンプリングクロックと出力サンプリングクロックとの
関係を示す。

【図１３】従来の装置において、周波数をｍ倍にした入
力サンプリングクロックと周期をｎ倍した出力サンプリ
ングクロックとの関係を示す。

【図１４】従来の装置におけるＤＳＰを含む構成のサン
プリング周波数変換器のブロック図である。

【符号の説明】 １ ＤＳＰ ２ メモリ ２ａ 入力割り込み回数カウンタ領域 ２ｂ 出力割り込み回数カウンタ領域 ２ｃ サンプリング周波数比領域 ２ｄ ディジタルカウンタ領域 ３ カウンター ４ 分周器 １１ 入力サンプリングクロック １２ サンプリング周波数変換前のデ を整数倍したクロック ィジタルデータ １３ 出力サンプリングクロック １４ サンプリング周波数変換後のデ ィジタルデータ １５ ＤＳＰのデータパス １６ ＤＳＰのアドレスパス ２１ 周波数比計測値のデータ列 ２２ ｎ回の周波数計測値による 周波数比の平均値 ３１ １ワードのＤＳＰメモリ ３２ １ワードのＤＳＰメモリの ビット番号 ３３ １回の周波数計測による カウンタ値 １０１ ＰＬＬ回路 １０２ カウンター １０３ 分周器 １０４ 波形処理回路 １０５ ラッチバッファ １０６ アドレスエンコーダー １０７ ＤＳＰ １０８ メモリ １１１ 入力サンプリングクロック １１２ 出力サンプリングクロック １１３ 入力サンプリングクロックを １１４ 出力サンプリングクロックを 整数倍したクロック ｎ倍に分周したクロック １１５ 計測されたサンプリング周波 １１６ 入力データ 数比の値 １１７ サンプリング周波数が変換さ １１８ ＤＳＰのデータバス れた出力データ １１９ ＤＳＰのアドレスバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１のサンプリング周波数によってサン
   プリングされた入力データに基づいて、前記第１のサン
   プリング周波数が周波数変換された第２のサンプリング
   周波数によりサンプリングされた出力データを発生する
   データ出力装置において、 前記第１及び第２のサンプリング周波数の周波数比を演
   算する周波数比演算手段と、 前記第１のサンプリング周波数のクロックタイミングと
   前記周波数比に基づいて、前記出力データの出力位相を
   演算する出力位相演算手段と、 前記出力位相における前記出力データを演算する出力デ
   ータ演算手段とを含み、 前記周波数比演算手段は、前記第２のサンプリング周波
   数の周期をｎ倍（ｎは正の整数）して得られたｎ倍周期
   の期間内における前記第１のサンプリング周波数のクロ
   ック計測数に基づいて、前記周波数比を演算する構成を
   有することを特徴とするサンプリング周波数変換に基づ
   くデータ出力装置における変換周波数比演算装置。
2. 【請求項２】 前記周波数比演算手段、前記出力位相演
   算手段及び前記出力データ演算手段は、ディジタルシグ
   ナルプロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ
   ｏｃｅｓｓｏｒ、以下「ＤＳＰ」という。）内に含ま
   れ、 前記ＤＳＰは、前記第１及び第２のサンプリング周波数
   のクロックを割り込み信号として受け入れ、 前記ＤＳＰ内に含まれる前記周波数比演算手段は、前記
   割り込み信号を入力したとき、ハードウエアのカウンタ
   を使用しないで、所定のプログラムの動作により、前記
   周波数比の演算を行う構成の請求項第１記載のサンプリ
   ング周波数変換に基づくデータ出力装置における変換周
   波数比演算装置。
3. 【請求項３】 前記周波数比演算手段は、前記クロック
   計測数をＮ回（Ｎは正の整数）にわたって計測してメモ
   リにストアし、Ｎ回の前記クロック計測数の平均値に基
   づいて前記周波数比の演算を行う構成の請求項第２記載
   のサンプリング周波数変換に基づくデータ出力装置にお
   ける変換周波数比演算装置。
4. 【請求項４】 前記メモリは、所定のメモリ領域をＮ分
   割され、前記Ｎ個の前記クロック計測数をストアするＮ
   個のメモリ分割領域を有し、前記Ｎ個のメモリ分割領域
   は、前記クロック計測数の最大値に応じたビット数によ
   って構成される請求項第３記載のサンプリング周波数変
   換に基づくデータ出力装置における変換周波数比演算装
   置。