JP2007530917A - 改善された周波数決定 - Google Patents

Abstract

従来の単純な周波数測定回路は、主要な素子として２つのカウンタを備える。このようなカウンタでは、測定間隔に応じて、カウント値が±１／Ｎの相対誤差を有するという問題が起こり得る。本発明によると、カウンタの中間カウント値のペアを用いて、周波数比率を推定する。本発明の一態様によると、これは、カウンタの中間カウント値のペアに基づいて決定される回帰直線の急峻度に基づいて行うことができる。さらに、本発明の一態様によると、中間サンプル値がサンプリングされる間、両方のカウンタが、カウントを継続する。

Description

本発明は、周波数の測定または決定の分野に関する。特に、本発明は、第１信号の第１周波数と第２信号の第２周波数の比率を決定するための電子回路、第１信号の第１周波数と第２信号の第２周波数の比率を決定する方法、およびコンピュータプログラム手段を備えるコンピュータプログラムプロダクトに関する。

周波数測定のための電子回路は、例えば、ＣＤ／ハードディスクドライブの回転コントローラや、独立したクロック発振器から操作される電子サブシステムを同期させるためのインターフェイス回路などの、広範囲な電気機械および電子システムに組み込まれている。

後者の典型的な例は、ＧＰＳ機能を有するＧＳＭ携帯電話であり、これは、最大で３つの独立した水晶発振器（ＸＯ）を備え、２６ＭＨｚ ＸＯおよび３２ｋＨｚ ＸＯが、アクティブ時間およびアイドル時間の間に、それぞれＧＳＭサブシステムに供給を行ない、２０ＭＨｚ ＸＯが、ＧＰＳサブシステムに供給を行なう。２６ＭＨｚ ＸＯは、ＧＳＭアクティブモードにおけるＧＳＭ ＲＦシンセサイザに対するクリーンな基準として必要とされ、一方で、低電力の３２ｋＨｚ ＸＯは、ＧＳＭアイドルモードにおける電力消費の削減に役立つ。ＧＳＭアイドルモードでは、２６ＭＨｚ ＸＯを含むＧＳＭシステムのほとんどが、パワーダウンされる。３２ｋＨｚ ＸＯおよび３２ｋＨｚ‘スリープカウンタ’として表されるカウンタのみが、アクティブである。スリープカウンタは、基地局により送られた新たなページングメッセージが到着する前に、ＧＳＭシステムを適時にパワーアップするタイマーとして機能する。３２ｋＨｚ ＸＯの一般的な許容度により、ＧＳＭ携帯電話は、ページングメッセージの一部を見逃しやすくなっている。この理由から、ＧＳＭ携帯電話は、３２ｋＨｚ ＸＯの周波数と２６ＭＨｚ ＸＯの周波数の比率の推定を可能にする周波数測定ユニットを含んでいる。周波数測定に関する同様の必要性が、最近、ＧＰＳ機能を有する携帯電話の出現により、生じている。これは、ＧＰＳレシーバＩＣが、ＧＳＭのマジック２６ＭＨｚ以外の、従来の他の基準周波数を使用しており、したがって、専用のＧＰＳ ＸＯを必要とするからである。

この用途において重要な点は、正確さの必要条件によって決定される、測定の待ち時間（measurement latency）である。これは、測定間隔が長くなることにより、相対誤差が減少するという、基本的なルールとして理解することができる。従来の解決策は、両方のケースにおいて、数秒の測定間隔を生じさせる。カウンタに基づく従来の回路は、最適であり、単純なデジタルハードウェアの実現の制約のもとでは、改善の余地はないということが、一般的な意見となっている。他方では、より洗練されたハードウェアを許容可能な場合、測定間隔は、正確さを損なわずに縮小できることが、よく知られている。例えば、ａ）デジタルクロックをフィルタに通して高調波を除去し、ｂ）結果として生じる正弦波形を、ＡＤＣによりデジタイズし、ｃ）ＧＳＭレシーバで使用されるアルゴリズムに類似する、いくつかの周波数推定用のＤＳＰアルゴリズムを適用する、という手法が考えられる。

２つのデジタルクロック信号の周波数の比率の測定は、一般的に、比較的単純なデジタル電子回路によって行なわれる。これらの回路は、通常、クロック信号によりトリガされる２つのカウンタを備える。両方の周波数の比率を決定するために、一定の測定時間後の両方のカウント値の比率が、両方のクロック信号の周波数の周波数比率に対する指標となる。

測定時間は、通常、クロックの複数のサイクルをカバーするように選択される。測定時間の選択は、一般的に、カウンタによって、測定ウィンドウが定義されるようにして行なわれる。したがって、測定ウィンドウを定義するこのカウンタの変化が、プリセットされる。よって、それぞれの他のカウンタの、カウンタ値の変化のみをサンプリングする必要がある。両方のクロック信号の位相に応じて、カウンタから読み取られるカウント値は、１パルスまたはサイクルで変化する可能性がある。したがって、測定は、Ｎをカウンタから読み取られたカウント値の変化とする、±１／Ｎの最大相対誤差を有する可能性がある。相対誤差は、長い測定時間、よって高いＮを選択することにより減少させることができる。しかしながら、（上述したような）移動体通信や、例えばＣＤプレイヤー、コンピュータ用ハードディスク、または自動車用電子機器での用途向けの旋回または回転速度制御、あるいは研究所または製造プロセス向けの電子測定装置などの、広範囲な用途に対しては、正確かつ高速な周波数測定が、一層望まれており、いくつかの用途では、必須となっている。

本発明の目的は、高速かつ正確な周波数測定を提供することである。

請求項１に記載される本発明の好適な実施形態によると、上記目的は、請求項１に記載の第１信号の第１周波数と第２信号の第２周波数の比率を決定するための電子回路によって解決することができる。本発明のこの好適な実施形態に係る電子回路は、第１カウンタと、第２カウンタと、第２カウンタが、プリセットされた第２中間カウント値に達した場合に、第１カウンタの第１中間カウント値をサンプリングし、これにより、第２カウンタの制御下で、第１カウンタがサンプリングされるようにする、サンプリング手段と、を備える。第１および第２中間カウント値は、第１および第２カウンタの中間カウント値の複数のペアを形成する。第１中間カウント値のサンプリングの間、第１および第２カウンタは、カウンティングを継続する。さらに、第１および第２周波数の比率を、中間カウント値の複数のペアに基づいて決定するための計算ユニットが設けられる。

有利なことに、本発明のこの好適な実施形態によると、カウンタが動作を続ける間に、中間カウント値がサンプリングされる。次いで、周波数の比率は、これらのサンプリングされた中間カウント値に基づいて推定される。本発明のこの好適な実施形態の一態様によると、結果として生じるサンプリングされた中間カウント値のペアのシーケンスを、デカルト座標系上の点として示すことができる。次いで、中間カウント値は、測定される周波数の安定度に応じて、ほぼ直線に従う。本発明の一態様によると、対応する回帰直線の急峻度を決定することができ、かつ所望の周波数比率の推定値として取ることができる。

有利なことに、このことは、測定間隔を、例えば上述の従来の手法と比べて同じ長さに維持する一方で、測定誤差の著しい減少を可能にする。本発明の一態様によると、上述の従来の手法と比べて一定の測定ウィンドウにより、２５のサンプル、すなわち第１および第２カウンタの中間カウント値のペアが考慮される場合、測定誤差を２の因数で減少させることが可能である、ということが見出されている。換言すると、中間カウント値のペアの数の増加は、測定誤差の減少を可能にする。

因数ｎによるサンプルの数の追加的な増加は、本発明の一態様によると、測定誤差の√ｎによる追加的な減少を生じさせることができる。

他方では、従来の手法の正確さが十分である場合は、上述の電子回路は、同じ正確さによる測定をもたらす一方で、測定時間の短縮を可能にする。

請求項２に記載の本発明の他の好適な実施形態によると、サンプリングされた中間カウント値のペアを３つ以上用いて、周波数の比率を決定する。

請求項３に記載の本発明の他の好適な実施形態によると、第１カウンタは、第１信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つによってトリガされ、第２カウンタは、第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つによってトリガされ、第２カウンタのクロック信号は、第１および第２信号のうちの１つである。第１カウンタがサンプリングされる第２カウンタの第２中間カウント値は、レジスタ内にプリセットされている。

請求項４に記載の本発明の他の好適な実施形態によると、第１および第２の格納部を備えるメモリが設けられる。第１格納部は、第１カウンタの第１中間カウント値を、第１カウンタの第１中間カウント値のシーケンスが提供されるように、格納するためのものであり、第２格納部は、第２カウンタの第２中間カウント値を、第２カウンタの第２中間カウント値のシーケンスが提供されるように、格納するためのものである。

請求項５および請求項６は、本発明のさらに好適な、有利な実施形態を提供する。

請求項７に記載の本発明の他の好適な実施形態によると、第１信号の第１周波数と第２信号の第２周波数の比率を決定する方法が提供される。本発明のこの好適な実施形態の一態様によると、第１および第２カウンタがカウンティングを継続する一方で、中間カウント値の複数のペアが、第２カウンタの制御下で、第１カウンタにおいてサンプリングされる。次いで、中間カウント値のこれらのペアに基づいて、第１および第２周波数の比率が推定される。

請求項８は、本発明に係る方法の好適な実施形態を提供する。

請求項９に記載の本発明の他の好適な実施形態によると、コンピュータプログラムコード手段を備えるコンピュープログラムプロダクトが提供される。本発明のこの好適な実施形態の一態様によると、コンピュータプログラムプロダクトは、ＣＤ−ＲＯＭなどのコンピュータ読み取り可能な媒体としてもよい。コンピュータプログラムコード手段は、コンピュータプログラムに関連し、コンピュータプログラムは、コンピュータプログラムコード手段がプロセッサで実行された場合、プロセッサに、本発明の方法に対応する動作を実行させる。コンピュータプログラムコード手段は、Ｃ＋＋などの、任意の適切なプログラミング言語により記述することができる。コンピュータプログラムプロダクトに格納させる代わりに、コンピュータプログラムコード手段、すなわちコンピュータプログラムは、ＷｏｒｌｄＷｉｄｅＷｅｂなどのネットワークから利用可能としてもよく、このネットワークから、コンピュータの内部メモリ、プロセッサ、または他の適切なデバイスにダウンロードしてもよい。

請求項１０は、本発明に係るコンピュータプログラムプロダクトの好適な実施形態を提供する。

本発明の好適な実施形態の要旨として、カウンタが動作を続ける間に、中間カウント値のペアがサンプリングされ、格納されることが、理解されるであろう。次いで、所望の周波数比率の推定値が、これらの中間カウンタ値のペアに基づいて決定される。本発明によると、結果として生じる中間カウンタ値のペアのシーケンスが、デカルト座標系上の点として示された場合、これらはほぼ直線に従うことが発見された。本発明の一態様によると、対応する回帰直線の急峻度を、計算することができ、この急峻度を、所望の周波数比率の推定値として取ることができる。本発明に係る電子回路の一部は、クロック領域において動作させてもよく、これに対して、回路素子の他の部分は、ゲーティング領域で動作させてもよい。

本発明のこれらおよび他の態様は、以下に述べられる実施形態に基づいて明確となり、これらに基づいて説明される。

本発明の好適な実施形態は、添付の図面を参照して以下に述べられる。

図１は、第１デジタル信号Ｓ_１の第１周波数ｆ_１と第２デジタル信号Ｓ_２の第２周波数ｆ_２の比率を決定するための電子回路の好適な実施形態の、簡素化された回路図を示している。図１から分かるように、第１信号Ｓ_１は、第１カウンタ２に入力され、第２信号Ｓ_２は、第２カウンタ４に入力される。第１カウンタ２は、第１信号Ｓ_１の各立ち上がりまたは立ち下がりエッジにてトリガまたはインクリメントされる。

また、図１から分かるように、第１信号Ｓ_１は、第２カウンタ４にも、クロック信号として入力される。第２カウンタ４は、第１信号Ｓ_１の立ち上がりまたは立ち下りエッジによってクロックされる。次いで、カウンタ４のカウント値が、第２信号Ｓ_２の立ち上がりまたは立ち下がりエッジに従って変化する。

参照番号６は、第１カウンタ２に接続された第１レジスタを示す。第１レジスタは、第１カウンタ２のカウンティングの間に、第１カウンタの中間カウント値を格納するように配置される。すなわち、第１カウンタ２がカウンティングを続ける間に、第１レジスタ６は、第１カウンタ２の中間カウント値をサンプリングすることができる。

さらに、第２レジスタ８が設けられ、これは、第２カウンタ４に接続されている。図１から分かるように、第２レジスタ８は、第１レジスタ６にも接続される。第２レジスタ８は、第２カウンタ４のプリセットされたカウント値で、第２レジスタ８がトリガリング信号を第１レジスタ６に出力するように配置することができる。次いで、第１レジスタ６が、第２レジスタ８からトリガリング信号を受信すると、第１レジスタ６は、第１カウンタ２の中間カウント値をサンプリングする。したがって、第２レジスタ８は、第２カウンタ４がこれらのプリセットされた中間カウンタ値に達した場合に、第２レジスタ８が第１レジスタ６をトリガして、第１レジスタ６に第１カウンタ２の中間カウント値をサンプリングさせるように、第２カウンタ４の中間カウント値を定義することができる。

第１レジスタ６と第２レジスタ８の両方が、同期ユニット１０に接続される。同期ユニット１０は、第２カウンタ４によるプリセットカウント値の到達と、レジスタ６による第１カウンタ２のサンプリングとの間の期間を制御するように適合されている。すなわち、同期ユニット１０は、第２カウンタ４によるプリセットカウント値の到達と、第１カウンタ２の中間カウント値のサンプリングとの間の時間関係を制御する。

第１レジスタ６は、第１メモリ１２に接続される。第１メモリ１２は、第１レジスタの拡張として機能する。したがって、図１に示される電子回路の動作の間、第１カウンタ２の中間カウント値のシーケンスが、第１メモリ１２に格納される。

カウンタ２および４は、有限のステートマシン（ＦＳＭ：finite state machine）であってもよい。また、点線の囲み内に含まれる、カウンタ２および４を含むすべての素子は、ＦＰＧＡ、ＰＬＤ、ＥＰＬＤ、ＡＳＩＣまたは適切なＩＣにより実現してもよい。

第２メモリ１４が存在し、第２レジスタ８に接続されている。第２メモリ１４において、第１カウンタ２がサンプリングされるカウンタ値すなわち時点をプリセットしてもよい。

第１メモリ１２および第２メモリ１４が、計算ユニット１６に接続される。計算ユニットは、第１メモリ１２および第２メモリ１４に格納された第１カウンタ２および第２カウンタ４のカウント値のシーケンスに基づいて、２つの周波数Ｓ１およびＳ２の比率の推定を計算するように適合されている。周波数比率の決定後、計算ユニット１６は、決定または測定結果を出力ユニット１８に出力する。

同期ユニット１０および計算ユニット１６は、適切なハードウェアによって実現してもよい。これらは、有限のステートマシン（ＦＳＭ）あるいはＦＰＧＡ、ＰＬＤ、ＥＰＬＤ、ＡＳＩＣまたは適合されたＩＣによって実現してもよい。しかしながら、第１レジスタ６および第２レジスタ８、同期ユニット１０、第１メモリ１２および第２メモリ１４ならびに計算ユニット１６の周囲のグレーの線によって示されるように、これらの構成要素は、適切なプロセッサシステムによって実現してもよい。次に、システムの動作は、適切なプログラムによって制御される。このようなプログラムは、例えばＣＤ−ＲＯＭなどの、適切な機械読み取り可能な媒体に格納させてもよい。このようなプログラムは、アセンブラまたはＣ＋＋などの、任意の適切な言語によって記述することができる。レジスタ６および８ならびにメモリ１２および１４は、プロセッサの内部メモリによって実現してもよい。このようなメモリ領域への読み取りアクセスおよび書き込みアクセスは、割り込みサービスルーチンによって実施してもよい。

２つの周波数の比率ｆ_１／ｆ_２の推定値の決定は、計算ユニット１６において決定することができ、以下のように記述することができる。

中間カウント値の対応するペア、すなわち対応する時点において決定された第１カウンタ２および第２カウンタ４の中間カウント値を、デカルト座標系（Cartesian coordinate system）における点で示す。そして、本発明の一態様によると、これらの点は、直線に沿う。本発明の一態様によると、対応する回帰直線の急峻度が計算され、この急峻度は、所望の周波数比率の推定値に対応する。直線は、本発明の一態様によると、線形回帰によって決定される。

本発明のこの好適な実施形態の変形によると、計算ユニット１６は、経時的に変化する変調、すなわち２つの周波数の比率ｆ_１／ｆ_２、を計算するように適合されている。

周波数測定ユニットのタスクは、２つの独立するデジタルクロック信号の周波数比率を測定することであり、これらの信号は、ゲーティングクロックおよびコレクティングクロックとして示される。対応するクロック周波数およびクロック期間は、ｆ_ｇ，ｆ_ｃ，Ｔ_ｇ＝１／ｆ_ｇおよびＴ_ｃ＝１／ｆ_ｃとして示すことができる。上述したように、従来の単純な周波数測定回路は、主要な素子として、２つのカウンタを備え、ゲーティングカウンタが、ゲーティングクロックによってクロックされ、コレクティングカウンタが、コレクティングクロックによってクロックされる。いくつかの比較ロジックと組み合わされたゲーティングカウンタは、コレクティングカウンタを、特定の数のゲーティングカウンタサイクルＮ_ｇにわたってイネーブルすることによって、測定間隔を決定する。測定間隔の間にコレクティングカウンタがコレクトするサイクルの数は、Ｎ_ｃによって示される。所望の周波数比率ｆ_ｃ／ｆ_ｇは、以下のように決定することができる。

測定間隔を、Ｔ_ｇとＴ_ｃの両方の倍数で表すと、次の式が導かれる。

ここで、Ｎ_ｇＴ_ｇは、秒の単位の測定間隔であり、また、−１＜ｄ＜１である項ｄＴ_ｃは、測定間隔がＴ_ｃの整数倍ではないかもしれず、一方で、コレクティングカウンタがＴ_ｃの整数倍のみしか分解できない、ということを考慮している。ｄの性質は、後に述べられる。（１）は、次のように記述してもよい。

ここで、項ε＝ｄ／Ｎ_ｃは、相対測定誤差を表す。例を挙げると、ｄ＝１およびＮ_ｃ＝２６・１０^６に対する最悪の場合の相対誤差は、ε＝０．０４・１０^−６である。これは、測定間隔Ｎ_ｃＴ_ｃ＝１秒およびＴ_ｃ＝１／_ｃ＝１／ｆ_ＧＳＭ＝１／２６ＭＨｚによる、典型的なＧＳＭ／ＧＰＳ測定の状況を反映している。

新規な周波数測定手法を動機付けるために、問題に対するさらなる洞察が必要である。このために、クロック信号の正規化位相が導入され、カウンタの現在値が、その量子化バージョンを表すことが示される。

方形波クロック信号を、そのフーリエ基音（Fourier fundamental tone）の位相である、φ（ｔ）に関連付けることができる。φ（ｔ）は、初期位相φおよび周波数ｆによって次のように特徴付けられる直線ランプである。

なお、φ（ｔ）は、この記述全体でアンラップ（unwrap）されるものと、暗黙のうちに理解され、間隔［０，２π］に限定されないことを意味する。

したがって、カウンタの現在値と、クロック信号の位相ランプの現在値の間には、関係がある。この関係をより明確にするために、量子化および正規化位相

は、次のように定義してもよい。

ここで、［ｘ］は、０≦ｘ−［ｘ］＜１が当てはまるような、ｘ以下の最も近い整数である。量子化は、位相ランプを段形にさせ、正規化は、２π間隔を１サイクルに変える。よって、カウンタは、量子化および正規化クロック位相

を提供するものとみなすことができ、クロック信号のトリガリングエッジは、クロック位相φ（ｔ）＝０（モジュロ２π）に対応すると仮定する。

ゲーティングクロックおよびコレクティングクロックの非量子化正規化位相について、それぞれη_ｇ＝ｆ_ｇｔおよびη_ｃ＝φ_ｃ／２π＋ｆ_ｃｔと仮定する。これは、ゲーティングクロックの初期位相について、φ_ｇ＝０と仮定する通則を失うことを意味せず、その理由は、η_ｇとη_ｃの間の、関心が持たれる位相関係が、φ_ｃによりカバーされるからである。なお、η_ｇは、正規化時間η_ｇ＝ｔ／Ｔ_ｇとみなすことができ、これは同様に、ｆ_ｇ＝１／Ｔ_ｇのためであることに留意されたい。代入により、次式が得られる。

図３は、η_ｃ（η_ｇ）およびその量子化バージョン

例を示している。

図３は、コレクティングクロックの正規化位相対ゲーティングクロックの正規化位相を示している。コレクティングカウンタの現在値は、

とみなすことができる。従来の周波数測定回路は、コレクティングカウンタからの２つのサンプル

および

に依存する。点線の曲線は、φ_ｃのインパクト、η_ｃの一定の位相オフセットを示す。黒い曲線の場合、φ_ｃは、φ_ｃのどのようなさらなる減少も、

を、５から４に変化させるように選択される。点線の曲線の場合、φ_ｃは、φ_ｃのどのようなさらなる減少も、

を、１６から１５に変化させるように選択される。なお、

は、両方のケースに当てはまることに留意されたい。

したがって、周波数の測定は、位相ランプη_ｃ（η_ｇ）の急峻度の推定の問題に変化する。非量子化正規化位相へのアクセスがある場合は、正確な解は、次のようになる。

ここで、ｋ_０＝η_ｇ（ｔ_０）およびｋ_１＝η_ｇ（ｔ_１）は、任意に選択することができる。本発明によると、近似値が求められる。

直接的な手法は、サンプル

および

を、η_ｃ［ｋ_０］およびη_ｃ［ｋ_１］の近似値としてのコレクティングカウンタから取る、従来の方法である。ここで、ｋ_０とｋ_１は、測定間隔を測るゲーティングカウンタの１番目および最後の値であり、

は、第ｋ番目のゲーティングクロック期間の開始時におけるコレクティングカウンタの値である。コレクティングカウンタの現在値を、ゲーティングクロックの立ち上がりエッジと共にサンプリングすることによって、

を得ることができる、ということを仮定すれば、十分であろう。点

および

は、接続線η_ｃを定義し、これは、η_ｃの近似とみなすことができる。よって、周波数比率は、次のように推定することができる。

図３は、

および

を、ｋ_０＝３およびｋ_１＝７の選択について示している。黒い曲線と点線の曲線は、ｎ_ｃ（ｔ）＝φ_ｃ／２π＋ｆ_ｃｔの初期位相φ_ｃが、どのように推定値

の急峻度に影響するかを示している。φ_ｃに応じて、Ｎ_ｃは、周波数比率ｆ_ｃ／ｆ_ｇの推定値が小さすぎるか、または大きすぎるという結果を伴って、１５−５＝１０または１６−５＝１１の値を取る。２つ以下の値しか取ることができず、かつ、取られる値は、コレクティングブロックとゲーティングクロックの間の位相関係に依存する、という通則が、どのような周波数値ｆ_ｃ／ｆ_ｇに対しても適用される。

先の考察は、周波数推定の問題を、コレクティングクロックの非量子化位相ランプη_ｃ（ｋ）の急峻度をその量子化バージョンη_ｃ［ｋ］の観察に基づいて推定するタスクとして提起した。この状況を想像すると、従来の方法は、最適に及ばないように思われる。その理由は、２つのサンプル

のみが使用され、一方で、測定間隔内からの情報が無視されるからである。Ｎ_ｇ＝ｋ_１−ｋ_０のゲーティングクロックサイクルで持続する測定間隔を与えると、コレクティングカウンタから、ゲーティングクロックの立ち上がりエッジ毎に、合計でＮ_ｇ＋１個のサンプルを取ることができる。

これらのサンプル

は、図５において黒い点で示されている。これらは、黒い回帰直線

の周りで広がっている。回帰直線からのサンプル

は、中空の点で示されている。本発明によると、急峻度の観点から、

は

よりも良いη_ｃの推定値に見える。

実用上の理由からは、

のＮ_ｇ＋１サンプルからのサブセットを考慮することが、望まれるであろう。例えば、Ｎ_ｇがおよそ１０^６である場合、回帰直線を、このような多数のサンプルに基づいて計算することは、望まれないかもしれない。上に述べたように、ｋは、ゲーティングクロックη_ｇの連続する正規化位相からの整数値を表す。これらの整数値からのサブセットは、次のように表すことができる。

ここで、ｍは、０≦ｍ＜Ｍとする、サイズＭのサブセット内の指標である。

サブセットの例は、次の等距離グリッドである。

ここで、整数［Ｎ_ｇ／Ｍ］は、グリッドの間隔である。

サブセットの他の例は、次の均一に微小変動するグリッドである。

ここで、ｒｎｄ［ｍ］は、Ｒ_０≦ｒｎｄ［ｍ］≦Ｒ_１の範囲にある、均一に分布した整数の確立変数であり、ここで、Ｒ_０およびＲ_１は整数である。シミュレーション結果は、微小変動するグリッドが、特定の群に対して有益となり得ることを示している。

いくつかのサブセットη_ｇ［ｍ］に対するサンプル

を与えると、回帰直線は、次のように決定される。次の仮説が仮定される。

一定の正規化位相オフセットａ_０、および急峻度ａ_１は、誤差信号

のエネルギーＥが、最小となるように選択される。未知数ａ_０およびａ_１は、以下の式を解くことにより見出される。

これは、

の線形方程式を導き、この方程式は、

のデータ依存係数と、

のデータ独立係数とを有する。

未知数ａ_０およびａ_１は、最初に（６）〜（１０）を計算し、次に（５）を解くことに従う。

係数Ａ_１１、Ａ_１２、Ａ_２１およびＡ_２２は、（データ）サンプル

から独立しているため、いくつかの適当な値Ｍおよびη_ｇ［ｍ］を選択した後に、一度計算すれば十分である。Ｂ_１およびＢ_２は、単にデータ依存であるため、サンプルη_ｇ［ｍ］の新しいセットに対して、新たに計算する必要がある。

計算負荷は、Ｍが大きい場合、サンプルＭの数に比例し、よって、Ｂ_１およびＢ_２を計算する作業は、方程式（５）を解く作業に対して優位となる。

未知数の一定位相ａ_０には、関心が持たれないため、これを明確に計算する必要はない。

正確さを減じた初期の周波数推定値を、１つ目のＭ_０＜Ｍサンプルに対してａ_１を計算することにより、得ることができる。さらなるサンプルが到着すると、ａ_１の更新を、（６）〜（１０）の累積する性質により、より少ない作業で計算することができる。

方程式（５）の簡潔な性質により、解ａ_１を明確に示すことが可能である。結果として、この明確な解は、有限インパルス応答（ＦＩＲ：Finite Impulse Response）フィルタの単一の出力サンプルに密接に関係する、と理解できる。（このフィルタは、ランプ形のインパルス応答を有し、通信理論から知られるように、整合フィルタとみなすことができる。）よって、いくつかの適当なＦＩＲフィルタの実施を、選択してもよい。

測定する周波数比率が経時的に変化する場合、これを繰り返し測定することが望まれるかもしれない。更新レートに応じて、Ｍ個のサンプルの新たなセットが、前のサンプルのセットと重複してもしなくてもよい。重複がある場合、計算負荷のいくらかの減少が、可能となるかもしれない。

周波数比率は、Ｍ個のサンプルが取られる測定間隔の間に変化することが、知られているかもしれない。これは、例えば、各水晶発振器をスイッチングした後に、２つの周波数のうち１つが、漸近的かつべき指数的に決定されるためであろう。この場合、より洗練された回帰曲線のパラメータを推定することができる。

図５は、本発明に係る電子回路の第２の好適な実施形態の、簡素化された回路図を示しており、この電子回路は、本発明の一態様に係る上述の原則に従って動作する。

図５から分かるように、カウンタ３０と、ラッチ４０とが設けられている。また、図５から分かるように、信号ｕ_ｃが、カウンタ３０のクロック入力に入力される。次いで、出力信号Ｘ_ｃ１が、ラッチ４０に出力され、ラッチ４０のクロック入力が、信号ｕ_ｇを受信する。ラッチ４０の出力信号は、信号Ｘ_ｇ１である。

さらに、カウンタ３２と比較器３４とが設けられている。カウンタ３２のクロック入力は、ゲーティングクロック信号ｕ_ｇを受信する。カウンタ３２の出力信号が、比較器３４に入力され、比較器３４は、カウンタ３２のカウント値出力がｎに達するたびに、イネーブル信号をラッチ４０に出力する。

グレーの線３６は、コレクティングクロックｕ_ｃおよびゲーティングクロックｕ_ｇにより作動される回路のクロック領域遷移、すなわち素子間の境界を示している。

図６は、図５の電子回路で発生する各信号のタイミングチャートを示している。図６に見られるように、図５に示されている電子回路には、理想的な条件がある場合に、問題が生じる可能性がある。しかしながら、カウンタ出力信号Ｘ_ｃ１のビットが、正確に同時に変化しないということに起因して、問題が生じるかもしれない。よって、ラッチ４０の出力信号、すなわち信号Ｘ_ｇ１は、いくつかの例では、カウンタビットが変化する間にゲーティングクロックｕ_ｃのサンプリングエッジが発生した場合は、誤っているかもしれない。

図７は、本発明に係る電子回路の第３の好適な実施形態の、簡素化された回路図を示している。本発明のこの第３の好適な実施形態に係るこの電子回路により、図５および図６を参照して説明された同期の問題を、避けることができる。

図７から分かるように、信号ｕ_ｃが、カウンタ５０のクロックポートに入力され、カウンタ５０の出力信号Ｘ_ｃ１が、ラッチ２ ５２に入力される。ラッチ２ ５２のクロック入力は、信号ｕ_ｃも受信する。ラッチ２ ５２の出力信号Ｘ_ｃ２が、ラッチ３ ５４に出力され、ラッチ３ ５４のクロック入力も、信号ｕ_ｃに接続される。

入力信号ｕ_ｇが、ＡＮＤゲート５６の１つの入力に入力され、ＡＮＤゲート５６の出力が、ラッチ１ ５８に入力される。ラッチ１ ５８のクロックポートも、入力信号ｕ_ｃに接続される。ラッチ１ ５８の出力信号Ｘ_ｃ４が、インバータ６０を介して、ＡＮＤゲート５６の他の入力に返送される。さらに、信号Ｘ_ｃ４が、他のカウンタ６２のイネーブルポートに入力され、他のカウンタ６２は、コレクティングクロックｕ_ｃによりクロックされる。カウンタ６２のカウント信号が、比較器６４に出力され、ここで、カウント信号は、比較値ｎと比較され、これにより、カウンタ信号６２のカウント値がｎに達するたびに、比較器６４が出力信号を出力し、この出力信号は、ラッチ３ ５４にエーブル信号として入力される。クロック領域遷移は、ラッチ１ ５８に位置する。

図８は、図７に示される電子回路に発生する信号のタイミングチャートを示している。図８の１つ目のタイミングチャートは、信号ｕ_ｃを経時的に示している。２つ目のタイミングチャートは、信号Ｘ_ｃ１を経時的に示している。３つ目のタイミングチャートは、信号Ｘ_ｃ２を経時的に示している。４つ目のタイミングチャートは、信号ｕ_ｇを経時的に示している。５つ目のタイミングチャートは、信号Ｘ_ｃ４を経時的に示しており、６つ目のタイミングチャートは、信号Ｘ_ｃ３を経時的に示している。

図８に見られるように、図５に示されている回路に生じ得る同期の問題を、図７に示される電子回路によって避けることができ、この回路では、ゲーティング回路ｕ_ｇが、コレクティングクロックｕ_ｃと、コレクティングクロックの領域内に発生するすべてのさらなる処理とによってサンプリングされる。“ゲーティングクロック検出”信号Ｘ_ｃ４は、この電子回路における重要な役割を果たす。ｎのコレクティングクロックサークルの間に、ゲーティングクロック信号ｕ_ｇ内に、立ち上がりエッジが発生した場合、これは、コレクティングクロックサイクルｎ＋１の間にＸ_ｃ４をハイに変化させ、サイクルｎ＋２の間に、再びローに変化させる。これにより、Ｘ_ｃ４を使用して、ラッチ３ ５４に、Ｘ_ｃ１の遅延バージョンであるＸ_ｃ２を占有させることができる。

しかしながら、図５および図７に示される電子回路は、信号Ｘ_ｇ１とＸ_ｃ３のいずれかが、コレクティングカウンタからのサンプルを表し、カウンタ値の同一のシーケンスを通じてサイクルするという点において、等価であることに留意する必要がある。これは、ａ）第ｎのコレクティングクロックサイクルの間のある時刻に、ゲーティングクロックｕ_ｇの立ち上がりエッジによって、Ｘ_ｃ１の下のコレクティングクロックをサンプリングすることが、ｂ）ゲーティングクロックｕ_ｇの立ち上がりエッジを、第ｎのコレクティングクロックサイクルの間のある時刻に検出し、後にクロックサイクルの数を調べることと、同じためである。

本発明のこれらの好適な実施形態の変形によると、すべての可能なサンプル（サンプリンググリッド）のサブセットを定義するために、回路は、比較器と、サンプリングをトリガするゲーティングクロックサイクルの数、ｋ_ｍ＝η_ｇ［ｍ］を保持するレジスタとによって拡張してもよい。ひとたびトリガ条件が発生し、サンプリングが利用可能となると、サンプルを格納させ、次のトリガ時点をロードする必要がある。格納およびローディングは、割り込みサービスルーチンの制御下で、ＦＩＦＯに対して、およびＦＩＦＯから行なうか、またはプロセッサメモリに対して、およびプロセッサメモリから行なうことができる。

有利なことに、本発明によると、測定間隔を延長しない一方で、測定誤差が著しく減少する。同様に、当該技術で知られている従来の手法のように、同じ測定誤差を維持することによって、測定間隔を縮小させることもできる。典型的な用途でのシミュレーションは、２５のサンプルが利用可能である場合に、２の因数による測定誤差の減少を示している。因数ｎによるサンプル数の追加的な増加は、測定誤差の√ｎによる追加的な減少を生じさせる。

図１は、本発明に係る電子回路の好適な実施形態の簡素化された回路図を示している。 図２は、図１に示される電子回路を動作させる方法のフローチャートである。 図３は、本発明をさらに説明するために、コレクティングクロックの正規化位相対ゲーティングクロックの正規化位相を示す図である。 図４は、本発明の好適な実施形態に係る、コレクティングクロックの他の正規化位相対ゲーティングクロックの他の正規化位相を示す図である。 図５は、本発明に係る電子回路の第２の好適な実施形態の簡素化された回路図を示している。 図６は、図５の電子回路において発生する信号のタイミングチャートを示している。 図７は、本発明に係る電子回路の第３の好適な実施形態の簡素化された回路図を示している。 図８は、図７の電子回路において発生する信号のタイミングチャートを示している。

Claims (10)

1. 第１信号の第１周波数と第２信号の第２周波数の比率を決定するための電子回路であって、
   第１カウンタおよび第２カウンタと、
   前記第２カウンタが、プリセットされた第２中間カウント値に達した場合に、前記第１カウンタの第１中間カウント値をサンプリングし、これにより、前記第２カウンタの制御下で、前記第１カウンタがサンプリングされるようにする、サンプリング手段であって、前記第１および第２中間カウント値は、前記第１お
   よび第２カウンタの中間カウント値の複数のペアを形成し、前記第１中間カウント値の前記サンプリングの間、前記第１および第２カウンタは、カウンティングを継続する、サンプリング手段と、
   前記第１および第２周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定するための計算ユニットと、
   を備えることを特徴とする電子回路。
2. 前記計算ユニットによって、中間カウント値のペアを３つ以上用いて、前記第１および第２周波数の前記比率を決定する、ことを特徴とする請求項１に記載の電子回路。
3. 前記第１カウンタは、前記第１信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つによってトリガされ、
   前記第２カウンタは、前記第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つによってトリガされ、
   前記第２カウンタのクロック信号は、前記第１および第２信号のうちの１つであり、
   前記第１カウンタがサンプリングされる前記第２カウンタの前記第２中間カウント値は、レジスタ内にプリセットされている、ことを特徴とする請求項２に記載の電子回路。
4. メモリをさらに備え、
   前記メモリは、第１および第２の格納部を備え、
   前記第１格納部は、前記第１カウンタの前記第１中間カウント値を、前記第１カウンタの第１中間カウント値のシーケンスが提供されるように、格納するためのものであり、前記第２格納部は、前記第２カウンタの前記第２中間カウント値を、前記第２カウンタの第２中間カウント値のシーケンスが提供されるように、格納するためのものである、ことを特徴とする請求項２に記載の電子回路。
5. 前記計算ユニットは、プロセッサによって実現され、
   前記中間カウント値の複数のペアは、前記プロセッサのワーキングメモリに格納され、
   前記ワーキングメモリが、割り込みルーチンによってアクセスされて、前記中間カウント値の複数のペアの読み取りまたは書き込みのいずれかが行なわれる、ことを特徴とする請求項１に記載の電子回路。
6. 前記計算ユニットは、前記周波数比率の経時的な変化を決定する、ことを特徴とする請求項１に記載の電子回路。
7. 第１信号の第１周波数と第２信号の第２周波数の比率を決定する方法であって、
   第２カウンタが、プリセットされた第２中間カウント値に達した場合に、第１カウンタの第１中間カウント値をサンプリングし、これにより、前記第２カウンタの制御下で、前記第１カウンタをサンプリングするとともに、前記第１および第２中間カウント値は、前記第１および第２カウンタの中間カウント値の複数のペアを形成し、前記第１中間カウント値の前記サンプリングの間、前記第１および第２カウンタは、カウンティングを継続するステップと、
   前記第１および第２周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定するステップと、
   を備えることを特徴とする方法。
8. 中間カウント値のペアを３つ以上用いて、前記第１および第２周波数の前記比率を決定する、ことを特徴とする請求項７に記載の方法。
9. コンピュータプログラムコード手段を備えるコンピュータプログラムプロダクトであって、前記コンピュータプログラムコード手段は、前記コンピュータプログラムコード手段がプロセッサで実行された際に、前記プロセッサに、
   第２カウンタが、プリセットされた第２中間カウント値に達した場合に、第１カウンタの第１中間カウント値をサンプリングし、これにより、前記第２カウンタの制御下で、前記第１カウンタをサンプリングされるようにし、前記第１および第２中間カウント値は、前記第１および第２カウンタの中間カウント値の複数のペアを形成し、前記第１中間カウント値のサンプリングの間、前記第１および第２カウンタは、カウンティングを継続し、
   前記第１および第２周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定する、
   動作を行なわせることを特徴とするコンピュータプログラムプロダクト。
10. 中間カウント値のペアを３つ以上用いて、前記第１および第２周波数の前記比率を決定する、ことを特徴とする請求項９に記載のコンピュータプログラムプロダクト。

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