JP2007530917A - 改善された周波数決定 - Google Patents

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Abstract

従来の単純な周波数測定回路は、主要な素子として2つのカウンタを備える。このようなカウンタでは、測定間隔に応じて、カウント値が±1/Nの相対誤差を有するという問題が起こり得る。本発明によると、カウンタの中間カウント値のペアを用いて、周波数比率を推定する。本発明の一態様によると、これは、カウンタの中間カウント値のペアに基づいて決定される回帰直線の急峻度に基づいて行うことができる。さらに、本発明の一態様によると、中間サンプル値がサンプリングされる間、両方のカウンタが、カウントを継続する。

Description

本発明は、周波数の測定または決定の分野に関する。特に、本発明は、第1信号の第1周波数と第2信号の第2周波数の比率を決定するための電子回路、第1信号の第1周波数と第2信号の第2周波数の比率を決定する方法、およびコンピュータプログラム手段を備えるコンピュータプログラムプロダクトに関する。
周波数測定のための電子回路は、例えば、CD/ハードディスクドライブの回転コントローラや、独立したクロック発振器から操作される電子サブシステムを同期させるためのインターフェイス回路などの、広範囲な電気機械および電子システムに組み込まれている。
後者の典型的な例は、GPS機能を有するGSM携帯電話であり、これは、最大で3つの独立した水晶発振器(XO)を備え、26MHz XOおよび32kHz XOが、アクティブ時間およびアイドル時間の間に、それぞれGSMサブシステムに供給を行ない、20MHz XOが、GPSサブシステムに供給を行なう。26MHz XOは、GSMアクティブモードにおけるGSM RFシンセサイザに対するクリーンな基準として必要とされ、一方で、低電力の32kHz XOは、GSMアイドルモードにおける電力消費の削減に役立つ。GSMアイドルモードでは、26MHz XOを含むGSMシステムのほとんどが、パワーダウンされる。32kHz XOおよび32kHz‘スリープカウンタ’として表されるカウンタのみが、アクティブである。スリープカウンタは、基地局により送られた新たなページングメッセージが到着する前に、GSMシステムを適時にパワーアップするタイマーとして機能する。32kHz XOの一般的な許容度により、GSM携帯電話は、ページングメッセージの一部を見逃しやすくなっている。この理由から、GSM携帯電話は、32kHz XOの周波数と26MHz XOの周波数の比率の推定を可能にする周波数測定ユニットを含んでいる。周波数測定に関する同様の必要性が、最近、GPS機能を有する携帯電話の出現により、生じている。これは、GPSレシーバICが、GSMのマジック26MHz以外の、従来の他の基準周波数を使用しており、したがって、専用のGPS XOを必要とするからである。
この用途において重要な点は、正確さの必要条件によって決定される、測定の待ち時間(measurement latency)である。これは、測定間隔が長くなることにより、相対誤差が減少するという、基本的なルールとして理解することができる。従来の解決策は、両方のケースにおいて、数秒の測定間隔を生じさせる。カウンタに基づく従来の回路は、最適であり、単純なデジタルハードウェアの実現の制約のもとでは、改善の余地はないということが、一般的な意見となっている。他方では、より洗練されたハードウェアを許容可能な場合、測定間隔は、正確さを損なわずに縮小できることが、よく知られている。例えば、a)デジタルクロックをフィルタに通して高調波を除去し、b)結果として生じる正弦波形を、ADCによりデジタイズし、c)GSMレシーバで使用されるアルゴリズムに類似する、いくつかの周波数推定用のDSPアルゴリズムを適用する、という手法が考えられる。
2つのデジタルクロック信号の周波数の比率の測定は、一般的に、比較的単純なデジタル電子回路によって行なわれる。これらの回路は、通常、クロック信号によりトリガされる2つのカウンタを備える。両方の周波数の比率を決定するために、一定の測定時間後の両方のカウント値の比率が、両方のクロック信号の周波数の周波数比率に対する指標となる。
測定時間は、通常、クロックの複数のサイクルをカバーするように選択される。測定時間の選択は、一般的に、カウンタによって、測定ウィンドウが定義されるようにして行なわれる。したがって、測定ウィンドウを定義するこのカウンタの変化が、プリセットされる。よって、それぞれの他のカウンタの、カウンタ値の変化のみをサンプリングする必要がある。両方のクロック信号の位相に応じて、カウンタから読み取られるカウント値は、1パルスまたはサイクルで変化する可能性がある。したがって、測定は、Nをカウンタから読み取られたカウント値の変化とする、±1/Nの最大相対誤差を有する可能性がある。相対誤差は、長い測定時間、よって高いNを選択することにより減少させることができる。しかしながら、(上述したような)移動体通信や、例えばCDプレイヤー、コンピュータ用ハードディスク、または自動車用電子機器での用途向けの旋回または回転速度制御、あるいは研究所または製造プロセス向けの電子測定装置などの、広範囲な用途に対しては、正確かつ高速な周波数測定が、一層望まれており、いくつかの用途では、必須となっている。
本発明の目的は、高速かつ正確な周波数測定を提供することである。
請求項1に記載される本発明の好適な実施形態によると、上記目的は、請求項1に記載の第1信号の第1周波数と第2信号の第2周波数の比率を決定するための電子回路によって解決することができる。本発明のこの好適な実施形態に係る電子回路は、第1カウンタと、第2カウンタと、第2カウンタが、プリセットされた第2中間カウント値に達した場合に、第1カウンタの第1中間カウント値をサンプリングし、これにより、第2カウンタの制御下で、第1カウンタがサンプリングされるようにする、サンプリング手段と、を備える。第1および第2中間カウント値は、第1および第2カウンタの中間カウント値の複数のペアを形成する。第1中間カウント値のサンプリングの間、第1および第2カウンタは、カウンティングを継続する。さらに、第1および第2周波数の比率を、中間カウント値の複数のペアに基づいて決定するための計算ユニットが設けられる。
有利なことに、本発明のこの好適な実施形態によると、カウンタが動作を続ける間に、中間カウント値がサンプリングされる。次いで、周波数の比率は、これらのサンプリングされた中間カウント値に基づいて推定される。本発明のこの好適な実施形態の一態様によると、結果として生じるサンプリングされた中間カウント値のペアのシーケンスを、デカルト座標系上の点として示すことができる。次いで、中間カウント値は、測定される周波数の安定度に応じて、ほぼ直線に従う。本発明の一態様によると、対応する回帰直線の急峻度を決定することができ、かつ所望の周波数比率の推定値として取ることができる。
有利なことに、このことは、測定間隔を、例えば上述の従来の手法と比べて同じ長さに維持する一方で、測定誤差の著しい減少を可能にする。本発明の一態様によると、上述の従来の手法と比べて一定の測定ウィンドウにより、25のサンプル、すなわち第1および第2カウンタの中間カウント値のペアが考慮される場合、測定誤差を2の因数で減少させることが可能である、ということが見出されている。換言すると、中間カウント値のペアの数の増加は、測定誤差の減少を可能にする。
因数nによるサンプルの数の追加的な増加は、本発明の一態様によると、測定誤差の√nによる追加的な減少を生じさせることができる。
他方では、従来の手法の正確さが十分である場合は、上述の電子回路は、同じ正確さによる測定をもたらす一方で、測定時間の短縮を可能にする。
請求項2に記載の本発明の他の好適な実施形態によると、サンプリングされた中間カウント値のペアを3つ以上用いて、周波数の比率を決定する。
請求項3に記載の本発明の他の好適な実施形態によると、第1カウンタは、第1信号の立ち上がりエッジおよび立ち下がりエッジのうちの1つによってトリガされ、第2カウンタは、第2信号の立ち上がりエッジおよび立ち下がりエッジのうちの1つによってトリガされ、第2カウンタのクロック信号は、第1および第2信号のうちの1つである。第1カウンタがサンプリングされる第2カウンタの第2中間カウント値は、レジスタ内にプリセットされている。
請求項4に記載の本発明の他の好適な実施形態によると、第1および第2の格納部を備えるメモリが設けられる。第1格納部は、第1カウンタの第1中間カウント値を、第1カウンタの第1中間カウント値のシーケンスが提供されるように、格納するためのものであり、第2格納部は、第2カウンタの第2中間カウント値を、第2カウンタの第2中間カウント値のシーケンスが提供されるように、格納するためのものである。
請求項5および請求項6は、本発明のさらに好適な、有利な実施形態を提供する。
請求項7に記載の本発明の他の好適な実施形態によると、第1信号の第1周波数と第2信号の第2周波数の比率を決定する方法が提供される。本発明のこの好適な実施形態の一態様によると、第1および第2カウンタがカウンティングを継続する一方で、中間カウント値の複数のペアが、第2カウンタの制御下で、第1カウンタにおいてサンプリングされる。次いで、中間カウント値のこれらのペアに基づいて、第1および第2周波数の比率が推定される。
請求項8は、本発明に係る方法の好適な実施形態を提供する。
請求項9に記載の本発明の他の好適な実施形態によると、コンピュータプログラムコード手段を備えるコンピュープログラムプロダクトが提供される。本発明のこの好適な実施形態の一態様によると、コンピュータプログラムプロダクトは、CD−ROMなどのコンピュータ読み取り可能な媒体としてもよい。コンピュータプログラムコード手段は、コンピュータプログラムに関連し、コンピュータプログラムは、コンピュータプログラムコード手段がプロセッサで実行された場合、プロセッサに、本発明の方法に対応する動作を実行させる。コンピュータプログラムコード手段は、C++などの、任意の適切なプログラミング言語により記述することができる。コンピュータプログラムプロダクトに格納させる代わりに、コンピュータプログラムコード手段、すなわちコンピュータプログラムは、WorldWideWebなどのネットワークから利用可能としてもよく、このネットワークから、コンピュータの内部メモリ、プロセッサ、または他の適切なデバイスにダウンロードしてもよい。
請求項10は、本発明に係るコンピュータプログラムプロダクトの好適な実施形態を提供する。
本発明の好適な実施形態の要旨として、カウンタが動作を続ける間に、中間カウント値のペアがサンプリングされ、格納されることが、理解されるであろう。次いで、所望の周波数比率の推定値が、これらの中間カウンタ値のペアに基づいて決定される。本発明によると、結果として生じる中間カウンタ値のペアのシーケンスが、デカルト座標系上の点として示された場合、これらはほぼ直線に従うことが発見された。本発明の一態様によると、対応する回帰直線の急峻度を、計算することができ、この急峻度を、所望の周波数比率の推定値として取ることができる。本発明に係る電子回路の一部は、クロック領域において動作させてもよく、これに対して、回路素子の他の部分は、ゲーティング領域で動作させてもよい。
本発明のこれらおよび他の態様は、以下に述べられる実施形態に基づいて明確となり、これらに基づいて説明される。
本発明の好適な実施形態は、添付の図面を参照して以下に述べられる。
図1は、第1デジタル信号Sの第1周波数fと第2デジタル信号Sの第2周波数fの比率を決定するための電子回路の好適な実施形態の、簡素化された回路図を示している。図1から分かるように、第1信号Sは、第1カウンタ2に入力され、第2信号Sは、第2カウンタ4に入力される。第1カウンタ2は、第1信号Sの各立ち上がりまたは立ち下がりエッジにてトリガまたはインクリメントされる。
また、図1から分かるように、第1信号Sは、第2カウンタ4にも、クロック信号として入力される。第2カウンタ4は、第1信号Sの立ち上がりまたは立ち下りエッジによってクロックされる。次いで、カウンタ4のカウント値が、第2信号Sの立ち上がりまたは立ち下がりエッジに従って変化する。
参照番号6は、第1カウンタ2に接続された第1レジスタを示す。第1レジスタは、第1カウンタ2のカウンティングの間に、第1カウンタの中間カウント値を格納するように配置される。すなわち、第1カウンタ2がカウンティングを続ける間に、第1レジスタ6は、第1カウンタ2の中間カウント値をサンプリングすることができる。
さらに、第2レジスタ8が設けられ、これは、第2カウンタ4に接続されている。図1から分かるように、第2レジスタ8は、第1レジスタ6にも接続される。第2レジスタ8は、第2カウンタ4のプリセットされたカウント値で、第2レジスタ8がトリガリング信号を第1レジスタ6に出力するように配置することができる。次いで、第1レジスタ6が、第2レジスタ8からトリガリング信号を受信すると、第1レジスタ6は、第1カウンタ2の中間カウント値をサンプリングする。したがって、第2レジスタ8は、第2カウンタ4がこれらのプリセットされた中間カウンタ値に達した場合に、第2レジスタ8が第1レジスタ6をトリガして、第1レジスタ6に第1カウンタ2の中間カウント値をサンプリングさせるように、第2カウンタ4の中間カウント値を定義することができる。
第1レジスタ6と第2レジスタ8の両方が、同期ユニット10に接続される。同期ユニット10は、第2カウンタ4によるプリセットカウント値の到達と、レジスタ6による第1カウンタ2のサンプリングとの間の期間を制御するように適合されている。すなわち、同期ユニット10は、第2カウンタ4によるプリセットカウント値の到達と、第1カウンタ2の中間カウント値のサンプリングとの間の時間関係を制御する。
第1レジスタ6は、第1メモリ12に接続される。第1メモリ12は、第1レジスタの拡張として機能する。したがって、図1に示される電子回路の動作の間、第1カウンタ2の中間カウント値のシーケンスが、第1メモリ12に格納される。
カウンタ2および4は、有限のステートマシン(FSM:finite state machine)であってもよい。また、点線の囲み内に含まれる、カウンタ2および4を含むすべての素子は、FPGA、PLD、EPLD、ASICまたは適切なICにより実現してもよい。
第2メモリ14が存在し、第2レジスタ8に接続されている。第2メモリ14において、第1カウンタ2がサンプリングされるカウンタ値すなわち時点をプリセットしてもよい。
第1メモリ12および第2メモリ14が、計算ユニット16に接続される。計算ユニットは、第1メモリ12および第2メモリ14に格納された第1カウンタ2および第2カウンタ4のカウント値のシーケンスに基づいて、2つの周波数S1およびS2の比率の推定を計算するように適合されている。周波数比率の決定後、計算ユニット16は、決定または測定結果を出力ユニット18に出力する。
同期ユニット10および計算ユニット16は、適切なハードウェアによって実現してもよい。これらは、有限のステートマシン(FSM)あるいはFPGA、PLD、EPLD、ASICまたは適合されたICによって実現してもよい。しかしながら、第1レジスタ6および第2レジスタ8、同期ユニット10、第1メモリ12および第2メモリ14ならびに計算ユニット16の周囲のグレーの線によって示されるように、これらの構成要素は、適切なプロセッサシステムによって実現してもよい。次に、システムの動作は、適切なプログラムによって制御される。このようなプログラムは、例えばCD−ROMなどの、適切な機械読み取り可能な媒体に格納させてもよい。このようなプログラムは、アセンブラまたはC++などの、任意の適切な言語によって記述することができる。レジスタ6および8ならびにメモリ12および14は、プロセッサの内部メモリによって実現してもよい。このようなメモリ領域への読み取りアクセスおよび書き込みアクセスは、割り込みサービスルーチンによって実施してもよい。
2つの周波数の比率f/fの推定値の決定は、計算ユニット16において決定することができ、以下のように記述することができる。
中間カウント値の対応するペア、すなわち対応する時点において決定された第1カウンタ2および第2カウンタ4の中間カウント値を、デカルト座標系(Cartesian coordinate system)における点で示す。そして、本発明の一態様によると、これらの点は、直線に沿う。本発明の一態様によると、対応する回帰直線の急峻度が計算され、この急峻度は、所望の周波数比率の推定値に対応する。直線は、本発明の一態様によると、線形回帰によって決定される。
本発明のこの好適な実施形態の変形によると、計算ユニット16は、経時的に変化する変調、すなわち2つの周波数の比率f/f、を計算するように適合されている。
周波数測定ユニットのタスクは、2つの独立するデジタルクロック信号の周波数比率を測定することであり、これらの信号は、ゲーティングクロックおよびコレクティングクロックとして示される。対応するクロック周波数およびクロック期間は、f,f,T=1/fおよびT=1/fとして示すことができる。上述したように、従来の単純な周波数測定回路は、主要な素子として、2つのカウンタを備え、ゲーティングカウンタが、ゲーティングクロックによってクロックされ、コレクティングカウンタが、コレクティングクロックによってクロックされる。いくつかの比較ロジックと組み合わされたゲーティングカウンタは、コレクティングカウンタを、特定の数のゲーティングカウンタサイクルNにわたってイネーブルすることによって、測定間隔を決定する。測定間隔の間にコレクティングカウンタがコレクトするサイクルの数は、Nによって示される。所望の周波数比率f/fは、以下のように決定することができる。
測定間隔を、TとTの両方の倍数で表すと、次の式が導かれる。
Figure 2007530917
ここで、Nは、秒の単位の測定間隔であり、また、−1<d<1である項dTは、測定間隔がTの整数倍ではないかもしれず、一方で、コレクティングカウンタがTの整数倍のみしか分解できない、ということを考慮している。dの性質は、後に述べられる。(1)は、次のように記述してもよい。
Figure 2007530917
ここで、項ε=d/Nは、相対測定誤差を表す。例を挙げると、d=1およびN=26・10に対する最悪の場合の相対誤差は、ε=0.04・10−6である。これは、測定間隔N=1秒およびT=1/=1/fGSM=1/26MHzによる、典型的なGSM/GPS測定の状況を反映している。
新規な周波数測定手法を動機付けるために、問題に対するさらなる洞察が必要である。このために、クロック信号の正規化位相が導入され、カウンタの現在値が、その量子化バージョンを表すことが示される。
方形波クロック信号を、そのフーリエ基音(Fourier fundamental tone)の位相である、φ(t)に関連付けることができる。φ(t)は、初期位相φおよび周波数fによって次のように特徴付けられる直線ランプである。
Figure 2007530917
なお、φ(t)は、この記述全体でアンラップ(unwrap)されるものと、暗黙のうちに理解され、間隔[0,2π]に限定されないことを意味する。
したがって、カウンタの現在値と、クロック信号の位相ランプの現在値の間には、関係がある。この関係をより明確にするために、量子化および正規化位相
Figure 2007530917
は、次のように定義してもよい。
Figure 2007530917
ここで、[x]は、0≦x−[x]<1が当てはまるような、x以下の最も近い整数である。量子化は、位相ランプを段形にさせ、正規化は、2π間隔を1サイクルに変える。よって、カウンタは、量子化および正規化クロック位相
Figure 2007530917
を提供するものとみなすことができ、クロック信号のトリガリングエッジは、クロック位相φ(t)=0(モジュロ2π)に対応すると仮定する。
ゲーティングクロックおよびコレクティングクロックの非量子化正規化位相について、それぞれη=ftおよびη=φ/2π+ftと仮定する。これは、ゲーティングクロックの初期位相について、φ=0と仮定する通則を失うことを意味せず、その理由は、ηとηの間の、関心が持たれる位相関係が、φによりカバーされるからである。なお、ηは、正規化時間η=t/Tとみなすことができ、これは同様に、f=1/Tのためであることに留意されたい。代入により、次式が得られる。
Figure 2007530917
図3は、η(η)およびその量子化バージョン
Figure 2007530917
例を示している。
図3は、コレクティングクロックの正規化位相対ゲーティングクロックの正規化位相を示している。コレクティングカウンタの現在値は、
Figure 2007530917
とみなすことができる。従来の周波数測定回路は、コレクティングカウンタからの2つのサンプル
Figure 2007530917
および
Figure 2007530917
に依存する。点線の曲線は、φのインパクト、ηの一定の位相オフセットを示す。黒い曲線の場合、φは、φのどのようなさらなる減少も、
Figure 2007530917
を、5から4に変化させるように選択される。点線の曲線の場合、φは、φのどのようなさらなる減少も、
Figure 2007530917
を、16から15に変化させるように選択される。なお、
Figure 2007530917
は、両方のケースに当てはまることに留意されたい。
したがって、周波数の測定は、位相ランプη(η)の急峻度の推定の問題に変化する。非量子化正規化位相へのアクセスがある場合は、正確な解は、次のようになる。
Figure 2007530917
ここで、k=η(t)およびk=η(t)は、任意に選択することができる。本発明によると、近似値が求められる。
直接的な手法は、サンプル
Figure 2007530917
および
Figure 2007530917
を、η[k]およびη[k]の近似値としてのコレクティングカウンタから取る、従来の方法である。ここで、kとkは、測定間隔を測るゲーティングカウンタの1番目および最後の値であり、
Figure 2007530917
は、第k番目のゲーティングクロック期間の開始時におけるコレクティングカウンタの値である。コレクティングカウンタの現在値を、ゲーティングクロックの立ち上がりエッジと共にサンプリングすることによって、
Figure 2007530917
を得ることができる、ということを仮定すれば、十分であろう。点
Figure 2007530917
および
Figure 2007530917
は、接続線ηを定義し、これは、ηの近似とみなすことができる。よって、周波数比率は、次のように推定することができる。
Figure 2007530917
図3は、
Figure 2007530917
および
Figure 2007530917
を、k=3およびk=7の選択について示している。黒い曲線と点線の曲線は、n(t)=φ/2π+ftの初期位相φが、どのように推定値
Figure 2007530917
の急峻度に影響するかを示している。φに応じて、Nは、周波数比率f/fの推定値が小さすぎるか、または大きすぎるという結果を伴って、15−5=10または16−5=11の値を取る。2つ以下の値しか取ることができず、かつ、取られる値は、コレクティングブロックとゲーティングクロックの間の位相関係に依存する、という通則が、どのような周波数値f/fに対しても適用される。
先の考察は、周波数推定の問題を、コレクティングクロックの非量子化位相ランプη(k)の急峻度をその量子化バージョンη[k]の観察に基づいて推定するタスクとして提起した。この状況を想像すると、従来の方法は、最適に及ばないように思われる。その理由は、2つのサンプル
Figure 2007530917
のみが使用され、一方で、測定間隔内からの情報が無視されるからである。N=k−kのゲーティングクロックサイクルで持続する測定間隔を与えると、コレクティングカウンタから、ゲーティングクロックの立ち上がりエッジ毎に、合計でN+1個のサンプルを取ることができる。
これらのサンプル
Figure 2007530917
は、図5において黒い点で示されている。これらは、黒い回帰直線
Figure 2007530917
の周りで広がっている。回帰直線からのサンプル
Figure 2007530917
は、中空の点で示されている。本発明によると、急峻度の観点から、
Figure 2007530917

Figure 2007530917
よりも良いηの推定値に見える。
実用上の理由からは、
Figure 2007530917
のN+1サンプルからのサブセットを考慮することが、望まれるであろう。例えば、Nがおよそ10である場合、回帰直線を、このような多数のサンプルに基づいて計算することは、望まれないかもしれない。上に述べたように、kは、ゲーティングクロックηの連続する正規化位相からの整数値を表す。これらの整数値からのサブセットは、次のように表すことができる。
Figure 2007530917
ここで、mは、0≦m<Mとする、サイズMのサブセット内の指標である。
サブセットの例は、次の等距離グリッドである。
Figure 2007530917
ここで、整数[N/M]は、グリッドの間隔である。
サブセットの他の例は、次の均一に微小変動するグリッドである。
Figure 2007530917
ここで、rnd[m]は、R≦rnd[m]≦Rの範囲にある、均一に分布した整数の確立変数であり、ここで、RおよびRは整数である。シミュレーション結果は、微小変動するグリッドが、特定の群に対して有益となり得ることを示している。
いくつかのサブセットη[m]に対するサンプル
Figure 2007530917
を与えると、回帰直線は、次のように決定される。次の仮説が仮定される。
Figure 2007530917
一定の正規化位相オフセットa、および急峻度aは、誤差信号
Figure 2007530917
のエネルギーEが、最小となるように選択される。未知数aおよびaは、以下の式を解くことにより見出される。
Figure 2007530917
これは、
Figure 2007530917
の線形方程式を導き、この方程式は、
Figure 2007530917
のデータ依存係数と、
Figure 2007530917
のデータ独立係数とを有する。
未知数aおよびaは、最初に(6)〜(10)を計算し、次に(5)を解くことに従う。
係数A11、A12、A21およびA22は、(データ)サンプル
Figure 2007530917
から独立しているため、いくつかの適当な値Mおよびη[m]を選択した後に、一度計算すれば十分である。BおよびBは、単にデータ依存であるため、サンプルη[m]の新しいセットに対して、新たに計算する必要がある。
計算負荷は、Mが大きい場合、サンプルMの数に比例し、よって、BおよびBを計算する作業は、方程式(5)を解く作業に対して優位となる。
未知数の一定位相aには、関心が持たれないため、これを明確に計算する必要はない。
正確さを減じた初期の周波数推定値を、1つ目のM<Mサンプルに対してaを計算することにより、得ることができる。さらなるサンプルが到着すると、aの更新を、(6)〜(10)の累積する性質により、より少ない作業で計算することができる。
方程式(5)の簡潔な性質により、解aを明確に示すことが可能である。結果として、この明確な解は、有限インパルス応答(FIR:Finite Impulse Response)フィルタの単一の出力サンプルに密接に関係する、と理解できる。(このフィルタは、ランプ形のインパルス応答を有し、通信理論から知られるように、整合フィルタとみなすことができる。)よって、いくつかの適当なFIRフィルタの実施を、選択してもよい。
測定する周波数比率が経時的に変化する場合、これを繰り返し測定することが望まれるかもしれない。更新レートに応じて、M個のサンプルの新たなセットが、前のサンプルのセットと重複してもしなくてもよい。重複がある場合、計算負荷のいくらかの減少が、可能となるかもしれない。
周波数比率は、M個のサンプルが取られる測定間隔の間に変化することが、知られているかもしれない。これは、例えば、各水晶発振器をスイッチングした後に、2つの周波数のうち1つが、漸近的かつべき指数的に決定されるためであろう。この場合、より洗練された回帰曲線のパラメータを推定することができる。
図5は、本発明に係る電子回路の第2の好適な実施形態の、簡素化された回路図を示しており、この電子回路は、本発明の一態様に係る上述の原則に従って動作する。
図5から分かるように、カウンタ30と、ラッチ40とが設けられている。また、図5から分かるように、信号uが、カウンタ30のクロック入力に入力される。次いで、出力信号Xc1が、ラッチ40に出力され、ラッチ40のクロック入力が、信号uを受信する。ラッチ40の出力信号は、信号Xg1である。
さらに、カウンタ32と比較器34とが設けられている。カウンタ32のクロック入力は、ゲーティングクロック信号uを受信する。カウンタ32の出力信号が、比較器34に入力され、比較器34は、カウンタ32のカウント値出力がnに達するたびに、イネーブル信号をラッチ40に出力する。
グレーの線36は、コレクティングクロックuおよびゲーティングクロックuにより作動される回路のクロック領域遷移、すなわち素子間の境界を示している。
図6は、図5の電子回路で発生する各信号のタイミングチャートを示している。図6に見られるように、図5に示されている電子回路には、理想的な条件がある場合に、問題が生じる可能性がある。しかしながら、カウンタ出力信号Xc1のビットが、正確に同時に変化しないということに起因して、問題が生じるかもしれない。よって、ラッチ40の出力信号、すなわち信号Xg1は、いくつかの例では、カウンタビットが変化する間にゲーティングクロックuのサンプリングエッジが発生した場合は、誤っているかもしれない。
図7は、本発明に係る電子回路の第3の好適な実施形態の、簡素化された回路図を示している。本発明のこの第3の好適な実施形態に係るこの電子回路により、図5および図6を参照して説明された同期の問題を、避けることができる。
図7から分かるように、信号uが、カウンタ50のクロックポートに入力され、カウンタ50の出力信号Xc1が、ラッチ2 52に入力される。ラッチ2 52のクロック入力は、信号uも受信する。ラッチ2 52の出力信号Xc2が、ラッチ3 54に出力され、ラッチ3 54のクロック入力も、信号uに接続される。
入力信号uが、ANDゲート56の1つの入力に入力され、ANDゲート56の出力が、ラッチ1 58に入力される。ラッチ1 58のクロックポートも、入力信号uに接続される。ラッチ1 58の出力信号Xc4が、インバータ60を介して、ANDゲート56の他の入力に返送される。さらに、信号Xc4が、他のカウンタ62のイネーブルポートに入力され、他のカウンタ62は、コレクティングクロックuによりクロックされる。カウンタ62のカウント信号が、比較器64に出力され、ここで、カウント信号は、比較値nと比較され、これにより、カウンタ信号62のカウント値がnに達するたびに、比較器64が出力信号を出力し、この出力信号は、ラッチ3 54にエーブル信号として入力される。クロック領域遷移は、ラッチ1 58に位置する。
図8は、図7に示される電子回路に発生する信号のタイミングチャートを示している。図8の1つ目のタイミングチャートは、信号uを経時的に示している。2つ目のタイミングチャートは、信号Xc1を経時的に示している。3つ目のタイミングチャートは、信号Xc2を経時的に示している。4つ目のタイミングチャートは、信号uを経時的に示している。5つ目のタイミングチャートは、信号Xc4を経時的に示しており、6つ目のタイミングチャートは、信号Xc3を経時的に示している。
図8に見られるように、図5に示されている回路に生じ得る同期の問題を、図7に示される電子回路によって避けることができ、この回路では、ゲーティング回路uが、コレクティングクロックuと、コレクティングクロックの領域内に発生するすべてのさらなる処理とによってサンプリングされる。“ゲーティングクロック検出”信号Xc4は、この電子回路における重要な役割を果たす。nのコレクティングクロックサークルの間に、ゲーティングクロック信号u内に、立ち上がりエッジが発生した場合、これは、コレクティングクロックサイクルn+1の間にXc4をハイに変化させ、サイクルn+2の間に、再びローに変化させる。これにより、Xc4を使用して、ラッチ3 54に、Xc1の遅延バージョンであるXc2を占有させることができる。
しかしながら、図5および図7に示される電子回路は、信号Xg1とXc3のいずれかが、コレクティングカウンタからのサンプルを表し、カウンタ値の同一のシーケンスを通じてサイクルするという点において、等価であることに留意する必要がある。これは、a)第nのコレクティングクロックサイクルの間のある時刻に、ゲーティングクロックuの立ち上がりエッジによって、Xc1の下のコレクティングクロックをサンプリングすることが、b)ゲーティングクロックuの立ち上がりエッジを、第nのコレクティングクロックサイクルの間のある時刻に検出し、後にクロックサイクルの数を調べることと、同じためである。
本発明のこれらの好適な実施形態の変形によると、すべての可能なサンプル(サンプリンググリッド)のサブセットを定義するために、回路は、比較器と、サンプリングをトリガするゲーティングクロックサイクルの数、k=η[m]を保持するレジスタとによって拡張してもよい。ひとたびトリガ条件が発生し、サンプリングが利用可能となると、サンプルを格納させ、次のトリガ時点をロードする必要がある。格納およびローディングは、割り込みサービスルーチンの制御下で、FIFOに対して、およびFIFOから行なうか、またはプロセッサメモリに対して、およびプロセッサメモリから行なうことができる。
有利なことに、本発明によると、測定間隔を延長しない一方で、測定誤差が著しく減少する。同様に、当該技術で知られている従来の手法のように、同じ測定誤差を維持することによって、測定間隔を縮小させることもできる。典型的な用途でのシミュレーションは、25のサンプルが利用可能である場合に、2の因数による測定誤差の減少を示している。因数nによるサンプル数の追加的な増加は、測定誤差の√nによる追加的な減少を生じさせる。
図1は、本発明に係る電子回路の好適な実施形態の簡素化された回路図を示している。 図2は、図1に示される電子回路を動作させる方法のフローチャートである。 図3は、本発明をさらに説明するために、コレクティングクロックの正規化位相対ゲーティングクロックの正規化位相を示す図である。 図4は、本発明の好適な実施形態に係る、コレクティングクロックの他の正規化位相対ゲーティングクロックの他の正規化位相を示す図である。 図5は、本発明に係る電子回路の第2の好適な実施形態の簡素化された回路図を示している。 図6は、図5の電子回路において発生する信号のタイミングチャートを示している。 図7は、本発明に係る電子回路の第3の好適な実施形態の簡素化された回路図を示している。 図8は、図7の電子回路において発生する信号のタイミングチャートを示している。

Claims (10)

  1. 第1信号の第1周波数と第2信号の第2周波数の比率を決定するための電子回路であって、
    第1カウンタおよび第2カウンタと、
    前記第2カウンタが、プリセットされた第2中間カウント値に達した場合に、前記第1カウンタの第1中間カウント値をサンプリングし、これにより、前記第2カウンタの制御下で、前記第1カウンタがサンプリングされるようにする、サンプリング手段であって、前記第1および第2中間カウント値は、前記第1お
    よび第2カウンタの中間カウント値の複数のペアを形成し、前記第1中間カウント値の前記サンプリングの間、前記第1および第2カウンタは、カウンティングを継続する、サンプリング手段と、
    前記第1および第2周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定するための計算ユニットと、
    を備えることを特徴とする電子回路。
  2. 前記計算ユニットによって、中間カウント値のペアを3つ以上用いて、前記第1および第2周波数の前記比率を決定する、ことを特徴とする請求項1に記載の電子回路。
  3. 前記第1カウンタは、前記第1信号の立ち上がりエッジおよび立ち下がりエッジのうちの1つによってトリガされ、
    前記第2カウンタは、前記第2信号の立ち上がりエッジおよび立ち下がりエッジのうちの1つによってトリガされ、
    前記第2カウンタのクロック信号は、前記第1および第2信号のうちの1つであり、
    前記第1カウンタがサンプリングされる前記第2カウンタの前記第2中間カウント値は、レジスタ内にプリセットされている、ことを特徴とする請求項2に記載の電子回路。
  4. メモリをさらに備え、
    前記メモリは、第1および第2の格納部を備え、
    前記第1格納部は、前記第1カウンタの前記第1中間カウント値を、前記第1カウンタの第1中間カウント値のシーケンスが提供されるように、格納するためのものであり、前記第2格納部は、前記第2カウンタの前記第2中間カウント値を、前記第2カウンタの第2中間カウント値のシーケンスが提供されるように、格納するためのものである、ことを特徴とする請求項2に記載の電子回路。
  5. 前記計算ユニットは、プロセッサによって実現され、
    前記中間カウント値の複数のペアは、前記プロセッサのワーキングメモリに格納され、
    前記ワーキングメモリが、割り込みルーチンによってアクセスされて、前記中間カウント値の複数のペアの読み取りまたは書き込みのいずれかが行なわれる、ことを特徴とする請求項1に記載の電子回路。
  6. 前記計算ユニットは、前記周波数比率の経時的な変化を決定する、ことを特徴とする請求項1に記載の電子回路。
  7. 第1信号の第1周波数と第2信号の第2周波数の比率を決定する方法であって、
    第2カウンタが、プリセットされた第2中間カウント値に達した場合に、第1カウンタの第1中間カウント値をサンプリングし、これにより、前記第2カウンタの制御下で、前記第1カウンタをサンプリングするとともに、前記第1および第2中間カウント値は、前記第1および第2カウンタの中間カウント値の複数のペアを形成し、前記第1中間カウント値の前記サンプリングの間、前記第1および第2カウンタは、カウンティングを継続するステップと、
    前記第1および第2周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定するステップと、
    を備えることを特徴とする方法。
  8. 中間カウント値のペアを3つ以上用いて、前記第1および第2周波数の前記比率を決定する、ことを特徴とする請求項7に記載の方法。
  9. コンピュータプログラムコード手段を備えるコンピュータプログラムプロダクトであって、前記コンピュータプログラムコード手段は、前記コンピュータプログラムコード手段がプロセッサで実行された際に、前記プロセッサに、
    第2カウンタが、プリセットされた第2中間カウント値に達した場合に、第1カウンタの第1中間カウント値をサンプリングし、これにより、前記第2カウンタの制御下で、前記第1カウンタをサンプリングされるようにし、前記第1および第2中間カウント値は、前記第1および第2カウンタの中間カウント値の複数のペアを形成し、前記第1中間カウント値のサンプリングの間、前記第1および第2カウンタは、カウンティングを継続し、
    前記第1および第2周波数の前記比率を、前記中間カウント値の複数のペアに基づいて決定する、
    動作を行なわせることを特徴とするコンピュータプログラムプロダクト。
  10. 中間カウント値のペアを3つ以上用いて、前記第1および第2周波数の前記比率を決定する、ことを特徴とする請求項9に記載のコンピュータプログラムプロダクト。
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