JPH041529B2 - - Google Patents
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- JPH041529B2 JPH041529B2 JP57207471A JP20747182A JPH041529B2 JP H041529 B2 JPH041529 B2 JP H041529B2 JP 57207471 A JP57207471 A JP 57207471A JP 20747182 A JP20747182 A JP 20747182A JP H041529 B2 JPH041529 B2 JP H041529B2
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- JP
- Japan
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- resistor
- adjustable
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- circuit
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- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、一般に、高低何れかの倍率係数を得
るように調整の出来る改良され抵抗分割回路即ち
抵抗倍率回路に係り、特に、デジタル−アナログ
コンバータ（以下DACと称する）の上位ビツト
及び下位ビツトの当該組合せ体の大きさ決めを行
なうのに有用な抵抗分割回路に係る。
るように調整の出来る改良され抵抗分割回路即ち
抵抗倍率回路に係り、特に、デジタル−アナログ
コンバータ（以下DACと称する）の上位ビツト
及び下位ビツトの当該組合せ体の大きさ決めを行
なうのに有用な抵抗分割回路に係る。
これまでの集積回路DACは、上位ビツトが主
梯子回路において２進で分割されそして下位ビツ
トが出力のＲ−2R梯子回路において２進で分割
されるように構成されている。これらのビツトは
第１図に示されたように出力点で加算される。
l1、l2及びl3は上位ビツト電流源を表わしており
そしてl4−l7（これ以上は図示せず）は第１図に示
されたＲ−2R梯子シーケンスで２進分割された
等しい電流源を表わしている。これらの電流源l1
−l7…はデジタル制御式のビツトスイツチ（図示
せず）によつて入切されるものと理解されたい。
梯子回路において２進で分割されそして下位ビツ
トが出力のＲ−2R梯子回路において２進で分割
されるように構成されている。これらのビツトは
第１図に示されたように出力点で加算される。
l1、l2及びl3は上位ビツト電流源を表わしており
そしてl4−l7（これ以上は図示せず）は第１図に示
されたＲ−2R梯子シーケンスで２進分割された
等しい電流源を表わしている。これらの電流源l1
−l7…はデジタル制御式のビツトスイツチ（図示
せず）によつて入切されるものと理解されたい。
最初、この回路は、或る調整器によつて比l1／
l2／l3をセツトするように調整されると共に、別
の調整器により電流源l4−l7…が出力に２進作用
を及ぼすように調整される。このような調整法で
は、上位ビツトl1−l3と下位ビツトl4−l7…との間
の比率がしばしば不適当なものとなる。
l2／l3をセツトするように調整されると共に、別
の調整器により電流源l4−l7…が出力に２進作用
を及ぼすように調整される。このような調整法で
は、上位ビツトl1−l3と下位ビツトl4−l7…との間
の比率がしばしば不適当なものとなる。
下位ビツト出力は、通常は、上位ビツトと加算
される前に、分割され即ち大きさが定められる。
調整可能な倍率回路即ち分割回路を用いた場合に
は、出力の梯子回路内で行なわれる２進分割を変
更することなＲ−2R梯子回路の全出力を分割す
ることができる。然し、上位ビツトに対する下位
ビツトの相対的な作用を増加することしかできな
いか或いは減少することしかできないような調整
法（一般的には抵抗値を増加方向に調整する）の
場合には、この技術の有効性が甚しく制限され
る。
される前に、分割され即ち大きさが定められる。
調整可能な倍率回路即ち分割回路を用いた場合に
は、出力の梯子回路内で行なわれる２進分割を変
更することなＲ−2R梯子回路の全出力を分割す
ることができる。然し、上位ビツトに対する下位
ビツトの相対的な作用を増加することしかできな
いか或いは減少することしかできないような調整
法（一般的には抵抗値を増加方向に調整する）の
場合には、この技術の有効性が甚しく制限され
る。
過去においては、４重電流スイツチを組み込む
ことによつてＲ−2R梯子回路を使用せずにDAC
を作ることが可能であつた。４重電流スイツチの
４個の電流源及びスイツチはそれらの電流の大き
さが８：４：２：１の比になるように編成され
る。例えば16ビツトのDACの場合には４重電流
スイツチが４個使用される。第１の４重電流スイ
ツチの出力はDACの出力へ直結される。第２の
４重電流スイツチの出力は16で分割され、第３の
４重電流スイツチの出力は256で分割され、第４
の４重電流スイツチの出力は4096で分割される。
夫々の４重電流スイツチの大きさ決めに使用され
る分割回路は１対の抵抗器で構成され、通常増減
両方向に調整できる。例えば、第１の４重電流ス
イツチと第２の４重電流スイツチとの間の分割回
路は、これらの４重電流スイツチ間に16：１の比
を得るように、抵抗値Ｒの第１の調整可能な抵抗
器と、抵抗値１５Ｒの第２の調整可能な抵抗器と
で構成されている。第２の４重電流スイツチと第
３の４重電流スイツチとの間の分割回路は各々抵
抗値Ｒ及び255Rを有する調整可能な抵抗器で構
成されている。第３の４重電流スイツチと第４の
４重電流スイツチとの間の分割回路はＲ：4095R
の比をもつ調整可能な抵抗器で構成されている。
ことによつてＲ−2R梯子回路を使用せずにDAC
を作ることが可能であつた。４重電流スイツチの
４個の電流源及びスイツチはそれらの電流の大き
さが８：４：２：１の比になるように編成され
る。例えば16ビツトのDACの場合には４重電流
スイツチが４個使用される。第１の４重電流スイ
ツチの出力はDACの出力へ直結される。第２の
４重電流スイツチの出力は16で分割され、第３の
４重電流スイツチの出力は256で分割され、第４
の４重電流スイツチの出力は4096で分割される。
夫々の４重電流スイツチの大きさ決めに使用され
る分割回路は１対の抵抗器で構成され、通常増減
両方向に調整できる。例えば、第１の４重電流ス
イツチと第２の４重電流スイツチとの間の分割回
路は、これらの４重電流スイツチ間に16：１の比
を得るように、抵抗値Ｒの第１の調整可能な抵抗
器と、抵抗値１５Ｒの第２の調整可能な抵抗器と
で構成されている。第２の４重電流スイツチと第
３の４重電流スイツチとの間の分割回路は各々抵
抗値Ｒ及び255Rを有する調整可能な抵抗器で構
成されている。第３の４重電流スイツチと第４の
４重電流スイツチとの間の分割回路はＲ：4095R
の比をもつ調整可能な抵抗器で構成されている。
これら分割回路の調整可能な抵抗器は１：15、
１：255及び１：4095の比に構成することは困難
であり然も経年変化も起きる。加うるに、正確な
感度や精度を得るようにこれら抵抗器を調整（増
減方向へ）することは非常に困難である。その結
果として、４重電流スイツチによる方式はＲ−
2R梯子回路網に取つて替わられた。然し乍ら、
Ｒ−2R梯子回路を組み込んだ最近のDACに対
し、所望の回路インピーダンスレベルを維持し、
個々にビツト比を調整でき、且つ出力における下
位ビツトの作用を相対的に増減させるように調整
もできるような調整可能な倍率回路即ち分割回路
網を提供することが必要とされている。
１：255及び１：4095の比に構成することは困難
であり然も経年変化も起きる。加うるに、正確な
感度や精度を得るようにこれら抵抗器を調整（増
減方向へ）することは非常に困難である。その結
果として、４重電流スイツチによる方式はＲ−
2R梯子回路網に取つて替わられた。然し乍ら、
Ｒ−2R梯子回路を組み込んだ最近のDACに対
し、所望の回路インピーダンスレベルを維持し、
個々にビツト比を調整でき、且つ出力における下
位ビツトの作用を相対的に増減させるように調整
もできるような調整可能な倍率回路即ち分割回路
網を提供することが必要とされている。
本発明の目的は、調整可能な抵抗倍率回路を有
するデジタル−アナログコンバータを提供するこ
とである。
するデジタル−アナログコンバータを提供するこ
とである。
本発明の１実施例によれば、下位ビツトによつ
て作用される信号を減少したり或いは増大したり
することができ、DACに使用するのに適した調
整可能な抵抗倍率回路が開示される。本発明の別
の特定の実施例によれば、調整可能な抵抗器がそ
れらの精度及び範囲の条件に合致するよう構成さ
れたDAC用の調整の出来る倍率回路が開示され
る。
て作用される信号を減少したり或いは増大したり
することができ、DACに使用するのに適した調
整可能な抵抗倍率回路が開示される。本発明の別
の特定の実施例によれば、調整可能な抵抗器がそ
れらの精度及び範囲の条件に合致するよう構成さ
れたDAC用の調整の出来る倍率回路が開示され
る。
第２図を参照すると、分割回路の成分として組
合わされた固定抵抗器２Ｒ及び調整可能な抵抗器
４Ｒは、近似的に選択した電流源l1−l7…を出力
点において２進で大きさ定めすると共に、抵抗器
４Ｒの抵抗値を増加させるようにこれを調整する
ことによつて下位ビツトの相対的な作用を減ずる
ように働く。抵抗器４Ｒは、一般の調整技術では
その値が増加されるだけであるので、その最初の
即ち公称の抵抗値は、梯子回路の抵抗器の公称整
合値に於ける予想裕度のほぼ２倍の量だけ4Rよ
り小さくなければならない（Ｒ−2R梯子回路の
抵抗値に比して）。これは、総ての抵抗成分が厳
密に設計点にあつてもかなり大巾な調整が公称４
Ｒ抵抗器に必要となることを意味する。
合わされた固定抵抗器２Ｒ及び調整可能な抵抗器
４Ｒは、近似的に選択した電流源l1−l7…を出力
点において２進で大きさ定めすると共に、抵抗器
４Ｒの抵抗値を増加させるようにこれを調整する
ことによつて下位ビツトの相対的な作用を減ずる
ように働く。抵抗器４Ｒは、一般の調整技術では
その値が増加されるだけであるので、その最初の
即ち公称の抵抗値は、梯子回路の抵抗器の公称整
合値に於ける予想裕度のほぼ２倍の量だけ4Rよ
り小さくなければならない（Ｒ−2R梯子回路の
抵抗値に比して）。これは、総ての抵抗成分が厳
密に設計点にあつてもかなり大巾な調整が公称４
Ｒ抵抗器に必要となることを意味する。
この欠点を克服する１つのやり方が第３図の実
施例に示されている。第１の調整可能な抵抗器
RAはビツト電流源I4−I7…の１部分をアースへ分
路し、一方調整可能な抵抗器RBは出力点で加算
される下位ビツト電流の１部分を決定する。調整
可能な倍率回路は、公称抵抗値２Ｒ、即ち下位ビ
ツト電流源を２進分割するＲ−2R梯子回路のア
ースに接続されている抵抗器と同じ抵抗値、を有
する第３の抵抗器も備えている。l5の接続点から
右に見たインピーダンスが2Rであるから、調整
可能な回路の固定抵抗器は、出力点に於けるl4の
作用を電流源l5の作用の２倍にするためにはこれ
と同じ抵抗値を持たねばならない。
施例に示されている。第１の調整可能な抵抗器
RAはビツト電流源I4−I7…の１部分をアースへ分
路し、一方調整可能な抵抗器RBは出力点で加算
される下位ビツト電流の１部分を決定する。調整
可能な倍率回路は、公称抵抗値２Ｒ、即ち下位ビ
ツト電流源を２進分割するＲ−2R梯子回路のア
ースに接続されている抵抗器と同じ抵抗値、を有
する第３の抵抗器も備えている。l5の接続点から
右に見たインピーダンスが2Rであるから、調整
可能な回路の固定抵抗器は、出力点に於けるl4の
作用を電流源l5の作用の２倍にするためにはこれ
と同じ抵抗値を持たねばならない。
調整可能な抵抗器RA及びRBは、次表に示す範
囲の個々に相補的な公称抵抗値をもつ。
囲の個々に相補的な公称抵抗値をもつ。
RA／Ｒ RB／Ｒ
１／２ ４／９
３／２ 12／11
２ ４／３
３ 12／７
４ ２
無限 ４
上記のRA及びRAの値はＲ−2R梯子回路の抵抗
Ｒの公称値によつて正規化される。上記表の最後
の場合は上記欠点をもつ第２図の状態に対応し、
他の考えられる選択のうちRA／Ｒ＝４とRB／Ｒ
＝２との組合せがモノリシツク集積に対して最も
良い。というのは、これにより生じる抵抗値は相
互に且つＲ−2R梯子回路の抵抗に対して低位の
整数倍だからである。かくして、抵抗器の長さを
簡単に２倍或は４倍にするだけで所望の公称比を
高い信頼性でもつて得ることができるという点で
抵抗器の幾何学的配置が簡単になる。
Ｒの公称値によつて正規化される。上記表の最後
の場合は上記欠点をもつ第２図の状態に対応し、
他の考えられる選択のうちRA／Ｒ＝４とRB／Ｒ
＝２との組合せがモノリシツク集積に対して最も
良い。というのは、これにより生じる抵抗値は相
互に且つＲ−2R梯子回路の抵抗に対して低位の
整数倍だからである。かくして、抵抗器の長さを
簡単に２倍或は４倍にするだけで所望の公称比を
高い信頼性でもつて得ることができるという点で
抵抗器の幾何学的配置が簡単になる。
次の調整比が達成される時は出力電流が不変で
あることが一般に分つている（上記のRA及びRB
の相補対の抵抗値に対し）。
あることが一般に分つている（上記のRA及びRB
の相補対の抵抗値に対し）。
RBのパーセント変化に対する出力変化／RAのパーセント
変化に対する出力変化 ＝（−１＋RA／4R） かくして、RA＝4Rの場合にはRBに対する調整感
度がRAに対しその２倍の感度となる。かくてRB
の調整用タブはRAのタブの精度の２倍で且つそ
の範囲（パーセント）の1/2に設計されるのが望
ましい。これは、RA／Ｒ＝４、RB／Ｒ＝２の場
合には、RA及びRBが出力に対して等しい絶対的
な調整作用をもたらすように、RAの４つの単位
抵抗器各々に対するのと同じ構成でRBの固定部
分（非調整部分）に抵抗値Ｒを与えそしてその調
整部にも抵抗値Ｒを与えることにより簡単に行な
うことが出来る。
変化に対する出力変化 ＝（−１＋RA／4R） かくして、RA＝4Rの場合にはRBに対する調整感
度がRAに対しその２倍の感度となる。かくてRB
の調整用タブはRAのタブの精度の２倍で且つそ
の範囲（パーセント）の1/2に設計されるのが望
ましい。これは、RA／Ｒ＝４、RB／Ｒ＝２の場
合には、RA及びRBが出力に対して等しい絶対的
な調整作用をもたらすように、RAの４つの単位
抵抗器各々に対するのと同じ構成でRBの固定部
分（非調整部分）に抵抗値Ｒを与えそしてその調
整部にも抵抗値Ｒを与えることにより簡単に行な
うことが出来る。
本発明は特に、好ましい実施例を例にとつて説
明したが、本発明の精神及び範囲から逸脱せずに
形式や細部に於いて前述及びその他の変更がなし
得ることが当業者に理解されよう。例えば、前述
の教示による調整可能な抵抗倍率回路は３つ以上
の電流源間の比を設定したり及び／又はDAC装
置以外のものに用いたりすることもできる。
明したが、本発明の精神及び範囲から逸脱せずに
形式や細部に於いて前述及びその他の変更がなし
得ることが当業者に理解されよう。例えば、前述
の教示による調整可能な抵抗倍率回路は３つ以上
の電流源間の比を設定したり及び／又はDAC装
置以外のものに用いたりすることもできる。
第１図はl1−l3で表わされた上位ビツトとl4−l7
……で表わされた下位ビツトとの相対的な作用を
合致させるための調整の出来る分割回路即ち倍率
回路を示す図である。第２図は下位ビツトの相対
的な作用を減らす事の出来る調整可能な抵抗器を
１つ持つ分割回路即ち倍率回路の詳細図である。
第３図は下位ビツトの相対的な作用を減少又は増
加するように調整し得る調整可能な抵抗器を２個
備えた調整可能な分割回路即ち倍率回路を示す図
である。 l1〜l3……上位ビツト電流源、l4〜l7……下位ビ
ツト電流源、４Ｒ……調整可能な抵抗器、２Ｒ…
…固定抵抗器、Ｒ……抵抗器。
……で表わされた下位ビツトとの相対的な作用を
合致させるための調整の出来る分割回路即ち倍率
回路を示す図である。第２図は下位ビツトの相対
的な作用を減らす事の出来る調整可能な抵抗器を
１つ持つ分割回路即ち倍率回路の詳細図である。
第３図は下位ビツトの相対的な作用を減少又は増
加するように調整し得る調整可能な抵抗器を２個
備えた調整可能な分割回路即ち倍率回路を示す図
である。 l1〜l3……上位ビツト電流源、l4〜l7……下位ビ
ツト電流源、４Ｒ……調整可能な抵抗器、２Ｒ…
…固定抵抗器、Ｒ……抵抗器。
Claims (1)
- １ 出力端子を有するデジタル−アナログコンバ
ータにおいて、前記出力端子に結合され上位側ビ
ツトに応答して所定の電流寄与を各々与える複数
の第１の電流源手段と、下位側ビツトに応答して
所定の電流寄与を各々与える複数の第２の電流源
手段と、共通端子に結合されたＲ−2R抵抗回路
とを備えており、該Ｒ−2R抵抗回路の接続点に
は、前記第２の電流源のうちのある群の第２の電
流源手段が結合されており、前記デジタル−アナ
ログコンバータの前記出力端子と前記Ｒ−2R抵
抗回路との間には、調整可能な抵抗手段が結合さ
れており、該調整可能な抵抗手段は、調整可能な
抵抗器と、固定抵抗器とを備えており、前記第２
の電流源手段のうちのある１つの第２の電流源手
段は、前記調整可能な抵抗器を介して前記デジタ
ル−アナログコンバータの前記出力端子に結合さ
れ且つ前記固定抵抗器を介して前記Ｒ−2R抵抗
回路に結合され、前記調整可能な抵抗手段は、前
記１つの第２の電流源手段と前記群の第２の電流
源手段とが前記デジタル−アナログコンバータの
前記出力端子に与える相対的電流寄与を調整する
ことを特徴とするデジタル−アナログコンバー
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/351,501 US4542368A (en) | 1982-02-23 | 1982-02-23 | Trimmable resistive scaling network suitable for digital to analog converters |
| US351501 | 1982-02-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148516A JPS58148516A (ja) | 1983-09-03 |
| JPH041529B2 true JPH041529B2 (ja) | 1992-01-13 |
Family
ID=23381190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207471A Granted JPS58148516A (ja) | 1982-02-23 | 1982-11-25 | デジタル−アナログコンバ−タに適した調整可能な抵抗倍率回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542368A (ja) |
| JP (1) | JPS58148516A (ja) |
| DE (1) | DE3306308A1 (ja) |
| FR (1) | FR2522220B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4647906A (en) * | 1985-06-28 | 1987-03-03 | Burr-Brown Corporation | Low cost digital-to-analog converter with high precision feedback resistor and output amplifier |
| JPS6429925U (ja) * | 1987-08-13 | 1989-02-22 | ||
| DE19643178B4 (de) * | 1995-10-20 | 2007-01-04 | Denso Corp., Kariya | Digital/Analog-Wandler und Schaltung zum Einstellen einer Sensorcharakteristik |
| US5870049A (en) * | 1997-04-16 | 1999-02-09 | Mosaid Technologies Incorporated | Current mode digital to analog converter |
| US5969658A (en) * | 1997-11-18 | 1999-10-19 | Burr-Brown Corporation | R/2R ladder circuit and method for digital-to-analog converter |
| US6414616B1 (en) * | 2000-06-22 | 2002-07-02 | Analog Devices, Inc. | Architecture for voltage scaling DAC |
| JP4884473B2 (ja) * | 2006-08-07 | 2012-02-29 | パナソニック株式会社 | 電流加算型ｄａｃ |
| US8362870B2 (en) * | 2009-11-10 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Impedance calibration circuit with uniform step heights |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4055773A (en) * | 1975-12-22 | 1977-10-25 | Precision Monolithics, Inc. | Multistage electrical ladder for decrementing a signal into a plurality of weighted signals |
| US4338592A (en) * | 1980-02-11 | 1982-07-06 | Hybrid Systems Corporation | High accuracy digital-to-analog converter and transient elimination system thereof |
-
1982
- 1982-02-23 US US06/351,501 patent/US4542368A/en not_active Expired - Fee Related
- 1982-11-25 JP JP57207471A patent/JPS58148516A/ja active Granted
-
1983
- 1983-02-22 FR FR8303287A patent/FR2522220B1/fr not_active Expired
- 1983-02-23 DE DE19833306308 patent/DE3306308A1/de active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5585136A (en) * | 1978-12-22 | 1980-06-26 | Matsushita Electric Ind Co Ltd | Digital-analog converter |
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| JPS5614719A (en) * | 1979-07-17 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Analog-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3306308A1 (de) | 1983-09-15 |
| FR2522220B1 (fr) | 1988-06-10 |
| DE3306308C2 (ja) | 1991-10-17 |
| FR2522220A1 (fr) | 1983-08-26 |
| JPS58148516A (ja) | 1983-09-03 |
| US4542368A (en) | 1985-09-17 |
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