FR2522220A1

FR2522220A1 - Reseau diviseur resistif equilibrable pour convertisseurs numeriques/analogiques

Info

Publication number: FR2522220A1
Application number: FR8303287A
Authority: FR
Inventors: William J Lillis
Original assignee: Burr Brown Research Corp
Current assignee: Burr Brown Research Corp
Priority date: 1982-02-23
Filing date: 1983-02-22
Publication date: 1983-08-26
Also published as: DE3306308A1; FR2522220B1; US4542368A; DE3306308C2; JPS58148516A; JPH041529B2

Abstract

RESEAU RESISTIF EQUILIBRABLE D'ECHELONNEMENT DESTINE A ETRE UTILISE DANS DES CONVERTISSEURS NUMERIQUESANALOGIQUES OU SIMILAIRES. UNE RESISTANCE EQUILIBRABLE 4R SERT, EN COMBINAISON AVEC UNE RESISTANCE FIXE 2R EN TANT QUE COMPOSANT DU RESEAU DIVISEUR, A ECHELONNER DES SOURCES DE COURANT APPROXIMATIVEMENT SELECTIONNEES I A I... AU NOEUD DE CONNEXION, ET A REDUIRE LA CONTRIBUTION RELATIVE DE BITS D'ORDRE INFERIEUR I- PAR LE REGLAGE DE LA RESISTANCE EQUILIBRABLE 4R QUI EN AUGMENTE LA VALEUR; ON UTILISE AU MOINS DEUX RESISTANCES EQUILIBRABLES R-R AYANT DES VALEURS RELATIVES INTEGRALES D'ORDRE INFERIEUR, POUR OBTENIR UN ECHELONNEMENT, SOIT ASCENDANT, SOIT DESCENDANT AVEC UNE GRANDE PRECISION. APPLICATION NOTAMMENT AUX CONVERTISSEURS DAC (NUMERIQUESANALOGIQUES) ET DISPOSITIFS SIMILAIRES.

Description

La présente demande de brevet se rapporte

à une demande connexe de brevet intitulée " Circuit pour amé-

liorer le rendement de convertisseurs numériques/analogiques" déposée à la même date que la Présente par la même demanderes- se. L'invention concerne en général un réseau résistif diviseur ou à échelonnement, que l'on peut équilibrer ou régler pour réaliser des facteurs démultiplicateurs soit

supérieurs,soit inférieurs, et plus particulièrement un ré-

seau résistif diviseur que l'on peut utilement appliquer à la multiplication ou démultiplication des combinaisons relatives de bits d'ordre supérieur ou inférieur dans un convertisseur

numérique/analogique ( désigné ci-après par le sigle DAC).

Jusqu'à présent, les convertisseurs numé-

riques/analogiques DAC à circuit intégré ont été réalisés de façon que les bits d'ordre supérieur soient divisés de façon binaire dans une échelle principale et que les bits d'ordre inférieur soient divisés de façon binaire dans une échelle de sortie R-2 R Les bits sont additionnés à un noeud de sortie, comme le montre par exemple la figure 1 du dessin annexé, o

Il p I 2 y et I 3 représentent les courants de bits d'ordre supé-

rieur, tandis que I 4 à 17 (et au-dessuns, non représentés) sont des sources de courant égales divisées de façon binaire

en une échelle séquentielle R-2 R, comme le montre la figure 1.

Les sources de courant I 1 à I 7 sont

supposées être basculées par des commutateurs de bits à comman-

de numérique ( non représentés).

Au début, le circuit est réglé par un divi-

go seur afin de régler le rapport Il, I 2 y I 3 ainsi que par un ré-

gulateur indépendant afin que les sources de courant I 4 à I 7 apportent des contributions binaires à la sortie Une telle

façon d'opérer peut fréquemment se traduire par un rapport in-

correct entre les bits d'ordre supérieur I à I 7 D'ordinaire, les sorties de bits d'ordre inférieur sont divisées ou démultipliées ou échelonnées afin

d'être additionnées aux bits d'ordre supérieur Un réseau divi-

seur ou démultiplicateur équilibrable peut être utilisé pour

diviser la totalité de la sortie de l'échelle R-2 R sans modi-

fier la division binaire exécutée,à,l'intérieur de l'échelle de

sortie L'utilité de cette technique particulière est sévère-

ment limitée si la méthode d'équilibrage ( qui règle tradi-

tionnellement les valeurs des résistances dans le sens ascen-

dant) ne peut qu'augmenter ou diminuer la contribution rela- tive des bits d'ordre inférieur par rapport aux bits d'ordre supérieur. Autrefois, il était possible de construire un convertisseur numérique/analogique (DAC) sans recourir à un

réseau à échelle R-2 R en incorporant une approche par commuta-

teur à quatre courants Dans un tel commutateur à qautre cou-

rants, il fallait grouper quatre sources de courant et quatre commutateurs, de façon que leurs courants soient démultipliés dans un rapport de 8 4: 2: 1 Dans un convertisseur DAC à 16 bits par exemple, il y aurait quatre commutateurs à quatre courants La sortie du premier commutateur à quatre courants

serait reliée directement à la sortie du convertisseur DAC.

La sortie du second commutateur à quatre courants serait divi-

sée par 16, la sorie du troisième commutateur à quatre cou-

rants serait divisée par 256, et la sortie du quatrième com-

mutateur à quatre courants serait divisée par 4096 Le réseau diviseur utilisé pour échelonner les commutateurs respectifs

à quatre courants comportait deux résistances et pouvait gé-

néralement être équilibré aussi bien vers le haut que vers le bas Par exemple, entre les premier et second commutateur

à quatre courants, le circuit diviseur comprendrait une pre-

mière résistance équilibrable de valeur R, et une seconde ré-

sistance équilibrable de valeur 15 R, afin de réaliser le rap-

port de 16: 1 entre les premier et second commutateur à qua-

tre courants Entre les premier et second commutateur à qua-

tre courants, le circuit diviseur était formé de résistances équilibrables dont les valeurs respectives étaient R et 255 R.

Entre les troisième et quatrième commutateurs à quatre cou-

rants, les réseaux de drcuits diviseurs se composaient de résis-

tances équilibrables ayant un rapport de R à 4095 R. Il était difficile de réaliser ces résistances

équilibrables incorporées aux circuits diviseurs avec des rap-

ports de 1: 15, 1: 255, et 1: 4095, et de plus, ces

rapports changeaient dans le temps En outre, il était parti-

culièrement difficile d'équilibrer les résistances (dans les deux sens) afin d'obtenir une sensibilité et une résolution précises Il s'ensuivit que l'approche par commutateurs à

quatre courants a été supplantée par le réseau en échelle R-

2 R Toute-fois, il fallait résoudre le problème qui consiste dans des convertisseurs DAC modernes comprenant des réseaux

à échelle R 2 R,à réaliser un réseau équilibrable démulti-

plicateur ou diviseur capable à la fois de maintenir les ni-

veaux désirés d'impédance du circuit, de permettre un équi-

librage indépendant des rapports de bits et de pouvoir être

équilibrés ou ajustés pour obtenir une augmentation ou une di-

minution relative de la contribution en bits d'ordre infé-

rieur à la sortie.

Conformément à un mode préféré de réalisation de

la Présente invention, il est prévu un réseau diviseur per-

fectionné pour un convertisseur numérique/analogique ou DAC.

Suivant une autre mode de réalisation de l'inven-

tion,le réseau diviseur perfectionné pour un convertisseur DAC permet de régler dans les deux sens la contribution en bits d'ordre inférieur par rapport à la contribution en bits d'

ordre supérieur.

Toutefois, un autre but de l'invention consiste à prévoir un simple réseau diviseur pu démultiplicateur pour

un convertisseur DAC, réseau dans lequel les valeurs nomina-

les des composants résistifs se situent dans une simple rela-

tion intégrale par rapport aux valeurs des résistances dans 1 ' échelle R 2 R. Enfin, l'invention a pour but de prévoir un réseau perfectionné de démultiplication ou diviseur dans lequel les rasistances équilibrables sont prévues, en vue d'adapter leurs capacités nécessaires de résolution et de portée;

On décrira maintenant un mode particulier de réa-

lisation de l'invention, constitué par un réseau diviseur ou démultiplicateur, résistif et équilibrable, qui convient pour être utilisé dans un convertisseur numérique/analogique

(DAC)et possède la capacité, soit de réduire, soit d'accroî-

tre, le signal fourni par les bits d'ordre inférieur Con-

formément à un mode plus particulier de réalisation de l'in-

vention, on décrira un réseau équilibrable de multiplicateur

de ce type pour convertisseur DAC, dans lequel les résistan-

ces équilibrables sont conçues de façon à accorder leurs ca-

pacités requises de résolution et de portée.

L'invention sera maintenant décrite plus en dé-

tail en se référant au dessi'n annexé, sur lequel: la figure 1 montre le schéma d'un réseau diviseur ou démultiplicateur équilibrable, conçu pour accorder les

contributions relatives de bits d'ordre supérieur, représen-

tés par I 1 à 13 y avec des bits d'ordre inférieur I 4 à I 7

La figure 2 montre des détails d'un réseau divi-

seur ou démultiplicateur comportant une résistance équilibrable

qui permet de réduire la contribution relative des bits d'or-

dre inférieur, et

La figure 3 montre un réseau diviseur ou démulti-

plicateur comprenant deux résistances équilibrables que l'on peut régler en vue, soit d'augmenter, soit de diminuer la

contribution relative des bits d'ordre inférieur.

Si l'on se réfère tout d'abord à la figure 2, on voit que la résistance équilibrable 4 R sert,en combinaison avec la résistance fixe 2 R, en tant que composants du réseau

diviseur, à démultiplier de façon binaire des sources de cou-

rant approximativement sélectionnées I à I 7 au noeud de sortie, ainsi qu'à réduire la contribution relative des bits d'ordre inférieur par un réglage de la résistance 4 R qui en augmente la valeur Du fait que la valeur de cette résistance 4 R ne peut être qu'augmentée par l'application de techniques classiques de réglage, sa valeur initiale ou nominale doit être inférieure à 4 R ( par rapport aux valeurs de résistance qui se trouvent dans l'échelle R 2 R) d'une quantité qui est approximativement égale au double des tolérances escomptées dans les accords nominaux entre les résistances disposées en

échelle Cela signifie qu'il sera nécessaire d'opérer des ré-

glages assez larges de la résistance nominale 4 R, même au cas

o tous les composants résistifs se trouvent exactement au cen-

tre des limites moyennes.

La mode de réalisation que montre la figure 3 cons-

titue un moyen de surmonter cet inconvénient Il s'agit ici

d'une première résistance équilibrable RA qui shunte à la mas-

se une fraction des courants de bits I 4 I 7 tandis que la résistance équilibrable RB détermine partiellement la fraction

des courants des bits d'ordre inférieur qui seront addition-

nés à la sortie Le réseau démultiplicateur équilibrable com-

prend, de plus, une troisième résistance ayant une valeur nominale 2 R, c'est-à-dire la même que celle des résistances

mises à la masse dans l'échelle R-2 R qui divise les sour-

ces de courant des bits d'ordre inférieur Etant donné que l'impédance ( en regardant vers la droite à partir du noeud

I 5) est égale à 2 R,la résistance fixe que comporte ce ré-

seau équilibrable doit avoir la même valeur, afin que la con-

tribution de I 4 à la sortie soit suffisamment élevée pour être égale au double de celle de la source égale de courant I

Les résistances équilibrables RA et RB peu-

vent prendre une gamme de valeurs complémentaires, nominales et discrètes, ainsi que l'indique le tableau suivant

RA/R RB/R

1/2 4/9

3/2 12/11

2 4/3

3 12/7

4 2

infini 4 Les valeurs de RA et R ci-dessus sont normalisées par la valeur nominale des résistances R dans l'échelle R-2 R.

Le dernier cas correspond à la situation que présente la fi-

gure 2,avec les inconvénients observés jusqu'à présent qui caractérisent les autres choix possibles, la paire R A/R = 4

et RB/R = 2 étant la meilleure pour une intégration monolithi-

que, du fait que les valeurs résultantes sont des multiples intégraux d'ordre inférieur tant mutuellement que par rapport aux résistances de l'échelle R 2 R Ainsi, la disposition géométrique des résistances s'en trouve simplifiée, attendu

que les longueurs des résistances peuvent être simplement dou-

blées ou quadruplées avec un niveau élevé de certitude de

pouvoir réaliser les rapports nominaux désirés.

On peut prouver, d'une manière générale (pour les paires complémentaires de valeurs R A et RB ci-dessus) que le courant de ortie est invariant lorsqu'on obtient le rapport d'équilibrage ci-après: changement de sortie pour changement de pourcentage en R changement de sortie pour changement de pourcentage en RA

-1 + RA

4 R

Ainsi, au cas o RA= 4 R, la sensibilité d'équilibrage vis-

à-vis de RB' est le contraire et le double de celle qui exis-

te pour RA Ainsi, de préférence, la quantité d'ajustage appliquée à RB sera prévue comme étant égale au double de la résolution et à la moitié de la gamme ( en pourcentage) de celle appliquúe à R A Cela peut être obtenu simplement dans le cas o R A/R = 4, et R B/R = 2, en prévoyant une partie fixe ( non réglée) de RB ayant la valeur de R, et une partie ajustée de valeur R de configuration identique pour chacune des quatre résistances unitaires de R ' de façon que tant A RA que RB produisent des effets de réglage absolu égaux

sur la sortie.

Bien que l'invention ait été décrite plus particu-

lièrement en se référant à quelques modes préférés de l'in-

vention, il ressortira clairement à tout spécialiste dans 1 ' artque ce qui précède, ainsi que d'autres changements tant dans la forme que dans le détail peuvent être apportés sans s'écarter des principes de base de l'invention Par exemple,

on peut utiliser des réseaux résistifs démultiplicateurs con-

formément aux indications qui précèdent pour fixer les rap-

ports entre plus de deux systèmes ou groupes de sources de courant et/ou pour des applications autres que des dispositifs

de conversion numérique/Analogique.

Claims

REVENDICATIONS

1 Réseau résistif équilibrable démultiplicateur pour régler avec précision un niveau de signal à une borne de sortie d'un convertisseur numérique/analogique, comprenant en combinaison:

un premier moyen résistif (RA) fournissant une pre-

mière impédance, couplé à une échelle de résistance (R 2 R); une première source de courant (I 1, 12, 13) couplée

à ladite échelle de résistance (R 2 R) par l'intermédiaire du-

dit premier moyen résistif ( 4 R 2 R), caractérisé en ce que:

a) un pecond: moyen résistif équilibrable (RB) cou-

plé entre ladite première source de courant (Il, 12, 13) et une masse analogique, et b) un troisième moyen résistif équilibrable (R) couplé entre la première source de courant (I 1, I 2 I 3) et son point de connexion avec le second moyen résistif (R 2 R) et ladite borne de sortie, lesdits second et troisième moyens résistifs contrôlant la relation entre la source de courant et le niveau du signal 2 Réseau selon la revendication 1,caractérisé en ce que le second moyen résistif a une valeur nominale égale

au double dudit troisième moyen résistif.

3 Réseau selon l'une ou l'autre des revendications

1 ou 2, caractérisé en ce que ledit second moyen résistif équilibrable et ledit troisième moyen résistif équilibrable

possèdent des portées absolues d'équilibrage qui sont pratique-

ment égales.

4 Réseau selon l'une quelconque des revendica-

tions 1 à 3, dans lequel ledit convertisseur numérique/analo-

gique comprend un réseau d'échelonnement R 2 R, pour fixer le rapport de la contribution des moyens générateurs de bits de niveau inférieur ( I 1 à I 3) et de moyens distincts générateurs

de bits supérieurs (I 4 à 17) caractérisé en ce qu'il com-

prend un moyen résistif d'échelonnement comportant lesdits second (RA) et troisième (RB) moyens résistifs équilibrables

pour régler les contributions relatives des bits d'ordre infé-

rieur et supérieur autour de limites moyennes prédéterminées.

Réseau selon la revendication 4, caractérisé

en ce que lesdits second et troisième moyens résistifs sont sensi-

blement dans un rapport de 2 à 1 avec l'une des résistances dudit échelon R 2 R

6 Réseau selon la revendication 4, caracté-

risé en ce que lesdits secondet troisième moyens résistifs

produisent des effets absolus pratiquement égaux dans le si-

gnal de sortie dudit convertisseur numérique/analogique.