JP3515959B2 - ディジタル信号を量子化し、量子化雑音を濾波するための回路配置 - Google Patents

ディジタル信号を量子化し、量子化雑音を濾波するための回路配置

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    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

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Description

【発明の詳細な説明】
【０００１】本発明は、特許請求の範囲の請求項１の前
提部分のディジタル信号を量子化し、量子化雑音を濾波
するための回路配置に関する。
【０００２】シグマーデルタ法に従って動作する、オー
バサンプリング(oversampling)ディジタルアナログコン
バータは、サンプリングレートを増大させるための内挿
フィルタと、量子化雑音（雑音成形ループ）を量子化
し、濾波するためのダウンストリーム回路と、短入力ワ
ード長のディジタルアナログコンバータを有している。
【０００３】米国特許第5,369,403号は、小さな量子化
エラーを持ったシグマーデルタディジタルアナログコン
バータを開示しており、該コンバータは、量子化のため
のディジタル制御ループを備えている。第２のディジタ
ル制御ループは第１のディジタル制御ループの量子化エ
ラーを処理する。第１、第２のディジタル制御ループの
量子化出力信号は、それぞれ、第１、第２のディジタル
アナログコンバータによって第１、第２の信号に変換さ
れる。第２の信号は、アナログ態様で濾波され、ほんの
小さな量子化エラーしか有していない第１のアナログ信
号に加算される。第２の信号の複雑なアナログ濾波、お
よび変換されたアナログ信号の線形性を制限するアナロ
グ加算中のエラーは、この過程においては都合が悪い。
【０００４】それ故、本発明が基礎としている技術的な
課題は、ディジタル信号を量子化し、量子化雑音を濾波
するための回路配置で、ディジタル装置または手段のみ
からなり、アナログ手段を有せず、低量子化雑音を持っ
たディジタル出力信号を発生する回路配置を特定するこ
とにある。
【０００５】この問題は、請求項１に記載の特徴を有す
る、ディジタル信号を量子化し、量子化雑音を濾波する
回路によって解決される。本発明の他の利点は、個々の
従属請求項から明らかになる。
【０００６】本発明は、ディジタル信号を量子化し、量
子化雑音を濾波する回路配列に関するものである。本回
路は、各々が量子化器を備えた複数のディジタル制御ル
ープを有している。前記量子化器は、量子化エラー信号
を与えるための量子化エラー信号出力と量子化出力信号
を与えるための量子化信号出力を出力し、第１のデジタ
ル制御ループは、第１の語長（ｍ）を有するディジタル
信号を受信するように構成されている。各量子化器の量
子化エラー信号は、濾波され、各ディジタル制御ループ
内で帰還され、前記第１のディジタル制御ループの量子
化エラー信号は、下流の第２のディジタル制御ループに
供給される。第１のデジタル制御ループの前記量子化出
力信号は、第１の語長（ｍ）よりも短い第３の語長を有
し、前記第２のデジタル制御ループの量子化出力信号
は、前記第２のデジタル制御ループの下流にあるによっ
て濾波され、加算器において、量子化エラーを除去する
ように、第１のデジタル制御ループの前記量子化出力信
号に加算される。前記加算器の語長は、第２の語長 (n)
を有し、前記回路配置の量子化出力信号となる。量子化
エラーによって生じる量子化雑音は、ディジタル手段に
よって減少させるのが望ましい。他の利点は、計算回路
の語長によってのみ制限される精度を実現できるディジ
タル手段のみを利用することに基づくものである。さら
に、ディジタル手段は、特に一個の部品上で一体化され
ている場合、アナログ手段より利用するのが簡単であ
る。
【０００７】個々の上流ディジタル制御ループの量子化
エラーは、第１のディジタル制御ループから分離した各
ディジタル制御ループの出力信号のディジタル濾波およ
び各ディジタル制御ループの出力信号の加算によって除
去される。残っているものは、直列接続の最後のディジ
タル制御ループの量子化エラーである。量子化エラーを
除去するさらに別のディジタル制御信号ループがそれに
続かないからである。この場合、基本信号の低オーバサ
ンプリングを伴った信号さえも、微少の量子化エラーし
か生じない回路によって量子化できるのが有利である。
その際、量子化エラーによって生じた雑音スペクトルは
効果的に濾波され、抽出された信号の有用な信号スペク
トル（低サンプリングレートから明らかである）にも関
係なく、元の有用な信号スペクトルから除去される。
【０００８】好適実施例では、各ディジタルフィルタ
は、高域フィルタを備えている。直列回路の最後のディ
ジタル制御ループの量子化エラーによって生じる雑音ス
ペクトルは、低周波で減衰され、低周波にある、有用な
信号のスペクトル要素と干渉を起こさないのが望まし
い。
【０００９】特に好適な実施例においては、各ディジタ
ルフィルタは、一次の二つの直列接続の微分回路を備え
ている。ディジタル手段を備えた各ディジタルフィルタ
の簡単な設計が望ましい。この設計のためには、二つの
減算器と二つの時間遅延素子だけで十分である。
【００１０】好適実施例では、量子化器は、入力信号の
低次ビットを切り捨てることによって入力信号を量子化
する。低次ビットを切り捨てる方法は、回路上で低費用
で可能である。
【００１１】別の好適実施例では、量子化器は、切り捨
てではなく、丸めによって入力信号を量子化する。この
方法は、回路的には、切り捨てより複雑であるが、より
正確な結果が得られる。
【００１２】好適には、各ディジタル制御ループは、量
子化器の上流のリミタ、量子化エラー信号を濾波するた
めのフィルタ構造、および濾波された量子化エラー信号
に入力信号を加える加算器を備えているのが望ましい。
この場合、リミタは、下流の回路構造によって規定され
た範囲の値を越えるのを防ぐものである。
【００１３】安定性の問題を避けるためには、各ディジ
タル制御ループはせいぜい二次であるのが特に望まし
い。二次より高次の場合には、安定性を改善するための
手段が必要で、その結果、ディジタル制御ループの回路
の費用が増大する。
【００１４】本発明の他の利点、特徴および可能な応用
例は、図面を参照した実施例の説明によって明らかにな
るだろう。
【００１５】図１において、ｍビットの第１の語長をも
ったディジタル入力信号Inputが第１の乗算器５に供給
される。第１の乗算器５は入力信号Inputを１より小さ
い一定の因子kを掛けるもので、例えばシフトレジスタ
としてこの目的のために設計できる。一定の因子kを掛
けることによって、入力信号Inputの値の範囲を制限し
て下流の回路へのオーバーフローを避ける。第１の乗算
器５の出力信号は、第１のディジタル制御ループ１に供
給される。
【００１６】第１のディジタル制御ループは、供給され
た信号に帰還信号を加える第1の加算器１０を備えてい
る。加算器１０の出力は、第1のリミタ（サチュレータ
(saturator)）１１に接続されており、該第1のリミタ
は、 供給信号の値の範囲を（ｍ＋ｓ）ビットの語長に
適合させる。第1のリミタ（サチュレータ）１１の下流
には、第1の量子化器１２が接続されている。第1の量子
化器１２は、入力信号を高次（ｍ＋ｓ−ｘ）ビットを持
った第1の量子化信号８と、該入力信号の低次ビットを
持った第1の量子化エラー信号７１とに分離する。しか
し、切り捨てではなく、丸めによって量子化することも
可能である。第1の量子化信号７１は、濾波され、第1の
加算器１０に帰還される。濾波の目的のために、帰還路
は、第１の時間遅延素子１３、下流の第2の時間遅延素
子１５およびそれと並列の第2の乗算器１４（２の因子
が掛けられ、例えばシフトレジスタとして設計される）
を備えている。第2の時間遅延素子１５の出力信号は、
第2の乗算器１４の出力信号から減算器１６において減
じられる。
【００１７】第１の量子化信号８に含まれた量子化雑音
は、低周波で除去され、周波数で加重された量子化エラ
ーのこの帰還（エラー帰還とも言う）のために高周波数
に上昇する。従って、雑音成形ループと言う用語も用い
られる。安定性のために、第１のディジタル制御ループ
の次数は、２より高くなるべきでなく、これは、ここで
は、二つの時間遅延素子によって確保される。従って、
第１のディジタル制御ループは、二次の雑音成形ループ
となる。
【００１８】第１の量子化信号８は、第３の乗算器６に
供給される。第３の乗算器６は、（m+s-x）ビットの第
１の量子化信号８の語長を、mビットの第１の語長より
小さいuビットの第３の語長に適合させる。第３の乗算
器６は、この目的のために、例えば単純なシフトレジス
タをして設計できる。
【００１９】第１の量子化エラー信号７１は、第２の制
御ループ２に供給される。
【００２０】第２の制御ループ２は、一次の雑音成形ル
ープとして設計され、この目的のために第２の加算器２
０を備えている。第２の加算器２０は、入力信号として
の第１の量子化信号７１をyビットの語長を持った第２
の濾波量子化エラー信号７２に加算する。第２の加算器
２０の出力信号は、語長を（x+r）ビットに適合させる
第２のリミタ（サチュレータ）２１に供給され、さらに
その下流の第２の量子化器に供給される。第２の量子化
器２２は、入力信号を高次（x+r-y）ビットを持った第
２の量子化信号９と該入力信号の低次yビットを持った
第２の量子化エラー信号７２とに分離する。第２の量子
化エラー信号７２は、濾波のために、第３の遅延素子２
３に供給され、その出力信号は、第２の加算器２０に供
給される。
【００２１】（x+r-y）ビットの語長を持った第２の量
子化信号９は、ディジタルフィルタ３に供給される。デ
ィジタルフィルタ３は、第１、第２の直列接続の一次の
微分器を備えている。第１、第２の微分器は、それぞ
れ、第４の時間遅延素子３０、第５の時間遅延素子３
２，および第２の減算器３１、第３の減算器３３を備え
ている。ディジタルフィルタ３の伝達関数は、高域通過
伝達関数に対応する。
【００２２】ディジタルフィルタ３の出力信号は、第２
の加算器４において、第３の乗算器６の出力信号に加算
され、mビットの第１の語長より小さいnビットの第２の
語長をもった当該回路の出力信号Outputが生成される。
【００２３】第１のディジタル制御ループ１において生
じた量子化エラーは、ディジタルフィルタ３における濾
波によって除去される。第２のディジタル制御ループの
量子化エラーのみが残される。
【００２４】図２は、ディジタル信号を量子化し、量子
化雑音を濾波するための回路の第２の実施例を示し、こ
こでは、個々の信号の語長が入力される。図２の要素
は、図１のものと同一の参照番号が付されている。図１
と比較して、第１、第２のリミタ（サチュレータ）１
１、２１が示されていないが、これらは、個々の素子に
よって規定された値の範囲を越えていない場合は、省略
できる。
【００２５】さらに、第２の減算器３１の伝達信号は、
第２の減算器３１によって規定された値の範囲を越えて
いないことを示すことができるので、必ずしも必要では
ない。このことは、第２の加算器にも当てはまる。
【００２６】図３は、 本発明による、ディジタル信号
を量子化し、量子化雑音を濾波するための回路の実施例
を示し、図２のものと同じディジタル制御ループである
第１のディジタル制御ループと、第1のディジタル制御
ループ１と同じ設計である第2のディジタル制御ループ
５０を備えている。従って、二次の二つの雑音成形ルー
プが直列に接続され、全体として四次の雑音成形ループ
となる。
【００２７】第２のディジタルフィルタループ５０は、
加算器５１、その下流の量子化器５２、および帰還路を
備えている。第１のディジタル制御ループ１の帰還路と
同様に、該帰還路は、第１の時間遅延素子５３、その下
流の第２の時間遅延素子５５およびそれと並列の乗算器
５４からなる。第２の時間遅延素子５５と乗算器５４の
出力信号は、減算器５６に供給され、その出力は、第２
のディジタル制御ループの入力信号との加算のために加
算器５１に供給される。
【００２８】第２のディジタル制御ループ５０のより複
雑な設計（第１、第２の実施例における第２のディジタ
ル制御ループ２の設計と比較して）によって、量子化出
力の信号雑音比（第１、第２の実施例の回路の信号雑音
比に等しい）に関連して信号の低サンプリング速度が量
子化できる。
【００２９】９４dBの所望の信号雑音比の場合、ディジ
タル信号を量子化し、量子化雑音を濾波するための回路
の１６ビット入力信号と７ビット出力信号に関して、入
力信号のサンプリングレートは、１２回のオーバサンプ
リングから８回のオーバサンプリングまで減少できる。
【００３０】図４は、雑音成形ループのない量子化器
と、一次および二次の雑音成形ループを備えた量子化器
の量子化雑音のスペクトルを示している。図４から、雑
音成形を実行すると、全体として幾分、雑音パワーを増
大させるけれども、低周波では、雑音成形ループのない
単純な量子化器と比較して、雑音パワー（利得）は低く
なる。従って、量子化信号をアナログ信号に変換するデ
ィジタルアナログコンバータの下流に接続された低域フ
ィルタは、量子化雑音の高周波雑音を減衰する急峻な濾
波特性を備えていなければならない。 ［図面の簡単な説明］
【図１】本発明による、ディジタル信号を量子化し、量
子化雑音を濾波するための回路の第１の実施例を示す。
【図２】本発明による、ディジタル信号を量子化し、量
子化雑音を濾波するための回路の第２の実施例を示す。
【図３】本発明による、ディジタル信号を量子化し、量
子化雑音を濾波するための回路の第３の実施例を示す。
【図４】雑音成形ループがない場合と一次、二次の雑音
成形ループがある場合の量子化器の量子化雑音スペクト
ルを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペスル、ペーター オーストリア国 アー8160 ネースト ル、アインシュタインヴェーク ３ (72)発明者 シュトロイシュニング、ディートマー オーストリア国 アー9500 フィラッ ハ、コスモンフーバーシュトラッセ ４ (56)参考文献 特開 平７−86951（ＪＰ，Ａ) 特開 平１−254023（ＪＰ，Ａ) 特開 平８−107362（ＪＰ，Ａ) 国際公開96／041422（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/00 - 11/00 H03H 17/04 641

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 各々が量子化器（１２、２２）を備えた
    複数のディジタル制御ループを備えた、デジタル信号を
    量子化し、量子化雑音を濾波するための回路配置であっ
    て、 前記量子化器（１２、２２）は、量子化エラー信号（７
    １、７２）を与えるための量子化エラー信号出力と量子
    化出力信号（８，９）を与えるための量子化信号出力を
    出力し、 第１のデジタル制御ループ（１）は、第１の語長（ｍ）
    を有するディジタル信号を受信するように構成され、 各量子化器（１２、２２）の量子化エラー信号（７１、
    ７２）は、濾波され、各ディジタル制御ループ（１、
    ２）内で帰還され、前記第１のディジタル制御ループ
    （１）の量子化エラー信号は、下流の第２のディジタル
    制御ループ（２）に供給され、 第１のデジタル制御ループ（１）の前記量子化出力信号
    （８）は、第１の語長（ｍ）よりも短い第３の語長(u)
    を有し、 前記第２のデジタル制御ループ（２）の量子化出力信号
    （９）は、前記第２のデジタル制御ループ（２）の下流
    にあるディジタルフィルタ（３）によって濾波され、加
    算器（４）において、量子化エラーを除去するように、
    第１のデジタル制御ループ（１）の前記量子化出力信号
    （８）に加算され、 前記加算器（４）の語長は、第 1 の語長（ｍ）より短い
    第２の語長(n)を有し、前記回路配置の量子化出力信号
    となり、前記各ディジタル制御ループ（１、２）は、 前記量子化器（１２、２２）の上流のリミタ（１１、２
    １）、 量子化エラー信号信号（７１、７２）を濾波し、濾波さ
    れた量子化エラー信号を発生するための、前記リミタの
    下流にあるフィルタ構造（１３−１６、２３）、及び 濾波された量子化エラー信号に入力信号を加算するよう
    に構成された加算器（１０、２０）を備えていることを
    特徴とする回路配置 。
  2. 【請求項２】 前記ディジタルフィルタ（３）は高域フ
    ィルタを備えていることを特徴とする請求項１記載の回
    路配置。
  3. 【請求項３】 前記ディジタルフィルタ（３）は、一次
    の2つの直列接続の微分回路（３０−３３）を備えてい
    ることを特徴とする請求項１記載の回路配置。
  4. 【請求項４】 前記各量子化器（１２、２２）は、入力
    信号の低次ビットを切り捨てることによって入力信号を
    量子化することを特徴とする請求項１記載の回路配置。
  5. 【請求項５】 前記各量子化器（１２、２２）は、入力
    信号を丸めによって量子化することを特徴とする請求項
    １記載の回路配置。
  6. 【請求項６】 前記各ディジタル制御ループ（１、２）
    は、たかだか二次ループであることとを特徴とする請求
    項１記載の回路配置。
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