JPH04152662A - 集積回路パッケージ - Google Patents

集積回路パッケージ

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JPH04152662A
JPH04152662A JP27810790A JP27810790A JPH04152662A JP H04152662 A JPH04152662 A JP H04152662A JP 27810790 A JP27810790 A JP 27810790A JP 27810790 A JP27810790 A JP 27810790A JP H04152662 A JPH04152662 A JP H04152662A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は集積回路パッケージに関し、特にコンピュータ
などに使用されるＬＳＩ（大規模集積回路）パッケージ
の表面実装用ピングリッドアレイ（ＰＧＡ）の構造に関
する。
従来技術 従来、ＬＳＩパッケージの表面実装用ピングリッドアレ
イ、特に入出力用ピン（以下Ｉ１０ピンとする）の構造
および形成方法においては、第３図に示すように、ＬＳ
ＩＩのセラミック基板１０への実装と、Ｉ１０ピン８−
１〜８−５のセラミック基板１０への装着とが夫々別工
程および別構成をとっている。
すなわち、Ｉ１０ピン８−１〜８−５のセラミック基板
１０への装着は図示せぬ配列治具にＩ１０ピン８−１〜
８−５を挿入し、この状態でＩ１０ピン８−１〜８−５
を接合部９−１〜９−５でセラミック基板１０にロー付
けまたははんだ付けした後に、配列治具をＩ１０ピン８
−１〜８−５から取外した構成となっていた。
また、ＬＳＩＩのセラミック基板１０への実装は、Ｉ１
０ピン８−１〜８−５のセラミック基板１０への装着が
終わってから、ＬＳＩＩをセラミック基板１０にはんだ
バンブ部１１−１〜１１−５で接合することにより行わ
れており、その後にキャップ５がＬＳＩＩおよびセラミ
ック基板１０に接合部６．７で接合される構成となって
いた。
このような従来のＬＳＩパッケージでは、ＬＳｌｌのセ
ラミック基板１０への実装と、Ｉ１０ピン８−１〜８−
５のセラミック基板ｌＯへの装着とが夫々別工程および
別構成をとっているので、製造コストが高くなるという
問題がある。
また、Ｉ１０ピン８−１〜８−５のセラミック基板１０
への装着が配列治具を用いて行っているので、Ｉ１０ピ
ン８−４〜８−５のピッチやピン径が微細で、配列治具
の加工精度や形状などが悪いと、配列治具を取外すとき
にＩ１０ピン８−１〜８−５本体またはセラミック基板
１０とＩ１０ピン８−１〜８−５との接合部９−１〜９
−５に無理な力が加わってしまい、品質や信頼性の上で
好ましくないという問題がある。
よって、加工精度的にみてＩ１０ピン８−１〜８−５の
ピッチは１．２７ｔｘｍが、Ｉ１０ピン８−１〜８−５
のピン径は［１，２ａｍ−が生産上の限度であり、高密
度多ピンのＬＳＩパッケージにはむかないという問題が
ある。
発明の目的 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、高密度多ピン化に適した集積回路パッ
ケージの提供を目的とする。
発明の構成 本発明による集積回路パッケージは、各々入出力ピンが
接続される複数の接続パッドを有する集積回路と、前記
接続パッドの取付は位置に夫々対応する位置に前記入出
力ピンが貫通する貫通穴を有し、前記入出力ピンを保持
するセラミック基板とを含み、前記セラミック基板に保
持された前記入出力ピンを前記接続パッド各々に接合す
るようにしたことを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
第１図は本発明の一実施例を示す断面図である。
図において、ＬＳＩＩの一面にはＡｊ）、Ｃｕ、Ａｕ　
ＳＡ　ｕ　／　Ｓ　ｎ　、　Ｓ　ｎ　／　Ｐ　ｂなどで
形成された接続パッド２−１〜２−５が設けられており
、これら接続パッド２−１〜２−５各々に入出力ピン（
以下Ｉ１０ピンとする）３−１〜３−５がロー付けまた
ははんだ付けにより接合されるようになっている。
Ｉ１０ピン３−１〜３−５の構成材料は機械的強度が強
く、電気的特性の良いＮｉ、Ｗ、コバールもしくはＣｕ
合金が使用されている。
Ｉ１０ピン３−１〜３−５はＬＳＩＩの接続パッド２−
１〜２−５との位置合せを行い、またＩ１０ピン３−１
〜３−５を配列させて保持しておくために、セラミック
基板４に予め設けられた貫通穴に挿入されて保持される
。
このセラミック基板４はＩ１０ピン３−１〜３−５を配
列させて保持しておくが、従来の配列治具のようにＬＳ
ＩＩに接合された後に取外されることはなく、パッケー
ジ母体としてそのまま使用され、つまりセラミック基板
４に保持されたＩ１０ピン３−１〜３−５がＬＳＩＩに
接合されてから、ＬＳｌｌおよびセラミック基板４にキ
ャップ５が接合部６．７で接合される。
第２図（ａ）〜（ｃ）は本発明の一実施例によるＬＳＩ
パッケージの製造工程を示す図である。
これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。
まず、Ｉ１０ピン３−１〜３−５をセラミック基板４の
予め設けられた貫通穴に挿入し、セラミック基板４によ
りＩ１０ピン３−１〜３−５を配列させて保持しておく
　［第２図（ａ）参照］。
次に、セラミック基板４により配列させた■１０ピン３
−１〜３−５をＬＳＩＩの接続パッド２−１〜２−５に
ロー付けまたははんだ付けにより接合する［第２図（ｂ
）参照］。
ここで、セラミック基板４はパッケージ母体としてその
まま使用されるので、セラミック基板４に保持されたＩ
１０ピン３−１〜３−５がり、Ｓ１１の接続パッド２−
１〜２−５に接合されてからも取外す必要がない。
したがって、Ｉ１０ピン３−１〜３−５のピッチが１．
０　ａｓ以下、ピン径が０．１　ａｓ’以下の微細加工
も可能となる。
Ｉ１０ピン３〜１〜３−５をＬＳＩＩの接続パッド２−
１〜２−５に接合すると、ｌｉ　２０．セラミックやＡ
ｊ７ＮもしくはＳｉＣなどで形成されたキャップ５がセ
ラミック基板４に接合部６でＡｇローやＡ　ｕ　／　Ｓ
ｎ、あるいはＳ　ｎ／Ｐ　ｂによるロー付けやはんだ付
けで接着封止される［第２図（Ｃ）参照］。
また、キャップ５はＬＳＩＩの放熱のために、ＬＳｌｌ
のＩ１０ピン３−１〜３−５が装着されている面と反対
側の面においてＡｇエポキシ樹脂もしくはＳｎ／Ｐｂな
どのはんだにより接合部７で接着されている［第２図（
Ｃ）参照］。
これにより、ＬＳＩＩとセラミック基板４とが１１０ピ
ン３−１〜３−５を介して接続されるので、Ｉ１０ピン
３−１〜３−５を予め設定された長さに設定することで
、ＬＳＩＩとセラミック基板４とにおける熱膨張率の違
いによる熱ストレスはＩ１０ピン３−１〜３−５により
ほとんど緩和されることになる。
通常、Ｉ１０ピン３−１〜３−５のその部分の長さは０
．５　ｍｍ〜２．０１位に設計される。
このように、Ｉ１０ピン３−１〜３−５をセラミック基
板４に予め設けた貫通穴を通してＬＳＩＩの接続パッド
２−１〜２−５に直接装着するようにすることによって
、高密度化、多ピン化に適した構成とすることができる
。
発明の詳細 な説明したように本発明によれば、入出力ピンをセラミ
ック基板に予め設けた貫通穴を通して集積回路に直接装
着するようにすることによって、高密度多ピン化に適し
た構成とすることができるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図は本発
明の一実施例によるＬＳＩパッケージの製造工程を示す
図、第３図は従来例を示す断面図である。 主要部分の符号の説明 １・・・・・・ＬＳＩ ２−１〜２−５・・・・・・接続パッド３−１〜３−５
・・・・・・入出力ピン４・・・・・・セラミ ツク基板

Claims (1)

    【特許請求の範囲】
  1. （１）各々入出力ピンが接続される複数の接続パッドを
    有する集積回路と、前記接続パッドの取付け位置に夫々
    対応する位置に前記入出力ピンが貫通する貫通穴を有し
    、前記入出力ピンを保持するセラミック基板とを含み、
    前記セラミック基板に保持された前記入出力ピンを前記
    接続パッド各々に接合するようにしたことを特徴とする
    集積回路パッケージ。
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FR9112819A FR2668302B1 (fr) 1990-10-17 1991-10-17 Boitier comportant un ou plusieurs circuits integres et procede de fabrication de ce boitier.

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FR2668302A1 (fr) 1992-04-24
JP2623952B2 (ja) 1997-06-25

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