JPH04151759A - プログラムローデイング方式 - Google Patents
プログラムローデイング方式Info
- Publication number
- JPH04151759A JPH04151759A JP27699690A JP27699690A JPH04151759A JP H04151759 A JPH04151759 A JP H04151759A JP 27699690 A JP27699690 A JP 27699690A JP 27699690 A JP27699690 A JP 27699690A JP H04151759 A JPH04151759 A JP H04151759A
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- program
- memory
- loading
- card
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000011068 loading method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000004793 poor memory Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセッサ構成の装置のプログラム
のローディング方式に関するものである。
のローディング方式に関するものである。
第2図は、補助記憶装置を持つマルチプロセッサ構成の
装置の一般構造を示すものであり1図において、(1)
は補助記憶装置、(2)は補助記憶装置(1)を制御し
、他のカードにプログラムのローディングを行う制御カ
ード、(3)はカード間を接続するバス、(4)は制御
カード(2)からバス(3)を介して、プログラムのロ
ーディングを受けるカド、(5)は装置全体である。
装置の一般構造を示すものであり1図において、(1)
は補助記憶装置、(2)は補助記憶装置(1)を制御し
、他のカードにプログラムのローディングを行う制御カ
ード、(3)はカード間を接続するバス、(4)は制御
カード(2)からバス(3)を介して、プログラムのロ
ーディングを受けるカド、(5)は装置全体である。
第3図は、カード(4)のメモリ構造を示すものであり
9図において、(6)はバス(3)を介して。
9図において、(6)はバス(3)を介して。
制御カード(2)からプログラムを受は取るためのプロ
グラムロード専用メモリであり、(7)は受は取ったプ
ログラムが格納されるメモリである。
グラムロード専用メモリであり、(7)は受は取ったプ
ログラムが格納されるメモリである。
第4図(C)は、制御カード(2)がバス(3)を介し
て、カード(4)に送信するプログラムパケットの構造
を示すものであり、(8)はロードアドレスであり、(
9)はプログラムレングスであり、 (10)はプログ
ラムデータであり、 (11)はプログラムパケット全
体である。
て、カード(4)に送信するプログラムパケットの構造
を示すものであり、(8)はロードアドレスであり、(
9)はプログラムレングスであり、 (10)はプログ
ラムデータであり、 (11)はプログラムパケット全
体である。
第1図(B)は、プログラムパケット(11)のプログ
ラムデータ(10)をプログラム格納メモリ(7)に転
送する手順を示している。
ラムデータ(10)をプログラム格納メモリ(7)に転
送する手順を示している。
次に動作について説明する。装置(5)立ち上げ時等に
、制御カード(2)が補助記憶装置(1)からプログラ
ムを読み出し、これをバス(3)を介して。
、制御カード(2)が補助記憶装置(1)からプログラ
ムを読み出し、これをバス(3)を介して。
複数のカード(4)に対してプログラムパケット(11
)を送信することによりローディングを行う。
)を送信することによりローディングを行う。
第1図(B)に示す様に、プログラムパケット(11)
は、カード(4)のプログラムロード専用メモリ(6)
で受信され、ロードアドレス(8)及びプログラムレン
グス(9)をもとに、プログラムデータ(10)をプロ
グラム格納メモリ(7)に転送する。
は、カード(4)のプログラムロード専用メモリ(6)
で受信され、ロードアドレス(8)及びプログラムレン
グス(9)をもとに、プログラムデータ(10)をプロ
グラム格納メモリ(7)に転送する。
この動作を数回繰り返すことにより、ローディングを完
了する。
了する。
このように従来のプログラムローディング方式では、プ
ログラムロード専用のメモリを有しており、メモリの使
用効率が悪いという問題点と、プログラムロード専用メ
モリからプログラム格納メモリへプログラムを転送しな
ければならずローディングの効率が悪いという問題点が
あった。
ログラムロード専用のメモリを有しており、メモリの使
用効率が悪いという問題点と、プログラムロード専用メ
モリからプログラム格納メモリへプログラムを転送しな
ければならずローディングの効率が悪いという問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので プログラムのローディングに関して、効率
の良い装置を得ることを目的とする。
れたもので プログラムのローディングに関して、効率
の良い装置を得ることを目的とする。
〔課題を解決するための手段]
この発明は、プログラムローディング時に、プログラム
データをプログラムロード専用メモリを介する事なしに
、プログラム格納メモリに転送するようにしたものであ
る。
データをプログラムロード専用メモリを介する事なしに
、プログラム格納メモリに転送するようにしたものであ
る。
この発明によるプログラムローディング方式は。
プログラムパケットの一部分のみをプログラムロード専
用メモリに取り込み、その情報を基に、プログラムデー
タを直接プログラム格納メモリに転送するようにしたの
で、プログラムロード専用メモリの容量が飛躍的に小さ
くなり、ローディングの時間も短縮される。
用メモリに取り込み、その情報を基に、プログラムデー
タを直接プログラム格納メモリに転送するようにしたの
で、プログラムロード専用メモリの容量が飛躍的に小さ
くなり、ローディングの時間も短縮される。
装置の構成は従来の技術と同様であり、第23図に示す
とおりである。
とおりである。
第1図はプログラムのメモリへの転送手順を示すもので
あり、(A)は本発明の実施例であり、(B)は従来技
術による実施例である。
あり、(A)は本発明の実施例であり、(B)は従来技
術による実施例である。
第4図はプログラムのメモリへの転送に用いるパケット
を示すものであり、 (A) 、 (B)は本発明の実
施例であり、(C)は従来技術による実施例である。
を示すものであり、 (A) 、 (B)は本発明の実
施例であり、(C)は従来技術による実施例である。
次に動作について説明する。
装置(5)の立ち上げ時に、制御カード(2)が補助記
憶装置(1)からプログラムを読み出し、アドレスとレ
ングス情報を取り出し、アドレス情報パケット(12)
として、バス(3)を介して、カード(4)に送信する
。
憶装置(1)からプログラムを読み出し、アドレスとレ
ングス情報を取り出し、アドレス情報パケット(12)
として、バス(3)を介して、カード(4)に送信する
。
第1図(A)に示す様に、カード(4)は、初めにプロ
グラムロード専用メモリ(6)に取り込んだアドレス情
報パケット(12)のロードアドレス(8)及びプログ
ラムレングス(9)を基に1次回に転送されてくるであ
ろうプログラムデータ(10)を含むプログラムデータ
パケット(13)を取り込むアドレスをプログラムロー
ド専用メモリ(6)からプログラム格納メモリ(7)に
切り替える。これにより、プログラムデータ(10)は
プログラムロード専用メモリ(6)を介する事なくプロ
グラム格納メモリ(7)に転送される。
グラムロード専用メモリ(6)に取り込んだアドレス情
報パケット(12)のロードアドレス(8)及びプログ
ラムレングス(9)を基に1次回に転送されてくるであ
ろうプログラムデータ(10)を含むプログラムデータ
パケット(13)を取り込むアドレスをプログラムロー
ド専用メモリ(6)からプログラム格納メモリ(7)に
切り替える。これにより、プログラムデータ(10)は
プログラムロード専用メモリ(6)を介する事なくプロ
グラム格納メモリ(7)に転送される。
転送終了後1次のアドレス情報パケット(12)の受信
に備え、再びプログラムロード専用メモリ(6)に切り
替える。
に備え、再びプログラムロード専用メモリ(6)に切り
替える。
上記動作を繰り返すことにより、プログラムのローディ
ングが完了する。
ングが完了する。
以上のようにこの発明によれば1 プログラムのローデ
ィング時に、プログラムロード専用メモリを介する事な
くプログラムの転送を実現しているので、メモリの使用
効率か上がると伴に9時間的効率か上がるという効果が
ある。
ィング時に、プログラムロード専用メモリを介する事な
くプログラムの転送を実現しているので、メモリの使用
効率か上がると伴に9時間的効率か上がるという効果が
ある。
第1図は、従来の技術と本発明との効果の対比を表した
図であり、第2図は、補助記憶装置を持つマルチプロセ
ッサ構成の装置の一般形態を表した図であり、第3図は
、プログラムのローディングを受けるカードのメモリ構
成図であり、第4図は、プログラムのローディングに用
いるプログラムパケットの構成の従来技術と本発明との
対比を表した図である。 図において、(1)は補助記憶装置、(2)は制御カー
ド、(3)はバス、(4)はカード、(5)は装置全体
である。また、(6〕はプログラムロート専用メモリ、
(7)はプログラム格納メモリ、(8)はプログラムア
ドレス、 (9)はプログラムレングス(10)はプロ
グラムデータ、 (11)はプログラムパケット全体
、 (12)はアドレス情報パケット全体、 (13)
はプログラムデータパケット全体である。 なお、各図中、同一符号は同一または相当部分を示す。
図であり、第2図は、補助記憶装置を持つマルチプロセ
ッサ構成の装置の一般形態を表した図であり、第3図は
、プログラムのローディングを受けるカードのメモリ構
成図であり、第4図は、プログラムのローディングに用
いるプログラムパケットの構成の従来技術と本発明との
対比を表した図である。 図において、(1)は補助記憶装置、(2)は制御カー
ド、(3)はバス、(4)はカード、(5)は装置全体
である。また、(6〕はプログラムロート専用メモリ、
(7)はプログラム格納メモリ、(8)はプログラムア
ドレス、 (9)はプログラムレングス(10)はプロ
グラムデータ、 (11)はプログラムパケット全体
、 (12)はアドレス情報パケット全体、 (13)
はプログラムデータパケット全体である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 補助記憶装置と補助記憶装置を制御し、他のカードに
プログラムのローディングを行う制御カードと、制御カ
ードによりプログラムロードされる複数のカードを持つ
マルチプロセッサ構成の装置において、プログラムロー
ドされるカードがプログラムロード専用のメモリを持た
ずに直接ロードアドレスにプログラムをロードすること
を特徴とするプログラムローディング方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27699690A JPH04151759A (ja) | 1990-10-16 | 1990-10-16 | プログラムローデイング方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27699690A JPH04151759A (ja) | 1990-10-16 | 1990-10-16 | プログラムローデイング方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04151759A true JPH04151759A (ja) | 1992-05-25 |
Family
ID=17577314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27699690A Pending JPH04151759A (ja) | 1990-10-16 | 1990-10-16 | プログラムローデイング方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04151759A (ja) |
-
1990
- 1990-10-16 JP JP27699690A patent/JPH04151759A/ja active Pending
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