JPH04149660A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野１ 本発明はマルチプロセッサシステムに関し、特にシステ
ムの暴走を監視する際に適用して好適なものである。

［従来の技術］ 従来、マイクロプロセッサを用いた装置（以下これをプ
ロセッサユニットと呼ぶ〉においては、ハードウェアの
障害及びソフトウェアの走行異常を監視するため、マイ
クロプロセッサがプログラムによって定期的にクリアす
るようになされた暴走監視用タイマを有している。

従って、この暴走監視用タイマが一定時間内にクリアさ
れない場合には、このタイマが予め設定された所定の時
間に達した時点で異常検出信号を送出するようになされ
、このようにしてプロセッサユニットの暴走を監視し得
るようになされている。

また、複数のプロセッサユニットを共通バスで接続して
所定の情報処理を実行するようになされたいわゆるマル
チプロセッサシステムにおいては、上述した暴走監視用
タイマをプロセッサユニット毎に持ち、各々のプロセッ
サユニットが独自に暴走監視用タイマをクリアしている
。

これにより、各々のプロセッサユニットは独自にその動
作を保証するようになされているが、このようなマルチ
プロセッサシステムの中には、システム全体に個別に得
られた障害情報を通知し得るようになされたものも提案
されている（特開昭６０−２５２９６２号公報） すなわち、このようなマルチプロセッサシステムにおい
ては、仮にプロセッサユニット中の１つに何らかの障害
が発生してプログラムが暴走して興常検出信号を出力し
た場合、この情報が共通バス又は専用線を通じて他のプ
ロセッサユニットに通知される。これにより、通知を受
けたブロモ・・／サユニットはその情報に基づく障害処
理を実行し、このようにしてシステム全体として障害を
監視し、動作の信頼性を向上させ得るようになされてい
る。

［発明が解決しようとする課題］ ところが、かかる構成のマルチプロセッサシステムにお
いては、共通バス又は専用線のように、障害が発生した
プロセッサユニツ１〜及び正常動作中のプロセッサユニ
ツＩ・間で障害情報を通知する手段にもｉ！を害が発生
ずると障害情報を通知できなくなり、結局障害処理自体
も実行できなく問題があった。

才な、これに加えて上述のような構成のマルチプロセッ
サシステムでは、複数のプロセッサユニットのうち障害
か発生したプロセッサユニット以外のプロセッサユニッ
トで障害処理を行う必要があり、この障害処理中のプロ
セッサユニツ２こ障害か発生また場合には、当該実行中
の障害処理が実行できなくなる問題があった。

このような障害が発生すると、ソフ［〜ウェアによるハ
ードウェアの管理が不可能になってしまい、結局ソフト
ウェアの処理そのものに支障をきたして１．まう。

実際１−、マルチプロセッサシステムにおいては、１つ
のプロセッサユニット内て゛障害が発生すると、同時並
列的に同様の情報処理を実行中の他のブロモ・７サユニ
ツｈ内でも障害が発生する可能性が高く、上述のような
問題が存在すると、システム全体として動作の信頼性が
低トする。

本発明は、以上の点を考慮してなされたもので、従来の
問題を一挙に解決し、て動作の信頼性を格段的に向上し
得るマルチプロセッサシステムを提供しようとするもの
である。

［課題を解決するための手段１ かかる課題を解決するため、本発明においては、複数の
プロセッサユニットが接続され所望の情報処理を実行す
るようになされたマルチプロセッサシステムにおいて、
複数のプロセッサユニツ］・毎に配設され、そのプロセ
ッサユニット内のハードウェア障害及びソフトウェア走
行異常を監視する個別暴走監視手段と、少なくとも１台
以上のプロセッサユニットが正常に動作していることを
監視する中央暴走監視手段とを設けるようにした。

ここで、中央暴走監視手段を、正常に動作している全て
のプロセッサユニットが制御し得るようにすることが好
ましい。

［作用］ 個別暴走監視手段によってブロモ・・／サユニッ［・毎
の暴走を監視すると共に、中央暴走監視手段によって複
数のプロセッサユニットでなるシステム全体Ｊｌ暴走を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向−卜させ得る。

［実施例］ 以Ｆ、第１図を参照しながら、本発明の一実施例につい
て詳述する。

この実施例のマルチプロセッサシステム１においては、
複数のプロセッサユニット２Ａ、２Ｂ、２Ｃ・・・・・
・２Ｘか、システムハス３及び保守障害バス４を遣じて
接続されている。

この各ブロモ・ノサユニット２（２Ａ、２Ｂ、２Ｃ・・
・・・・、２Ｘ）においては、それぞれマイクロプロセ
ッサ５がシステムバスインタフェース回路６を通じてシ
ステムバス３に接続されており、これにより各プロセッ
サユニット２のマイクロプロセッサ５間で情報データや
制御データを送受することにより、マルチプロセッサシ
ステム１の全体として所望の情報処理を実行し得るよう
になされいる。

こ７″とに加えて各プロセッサユニット２には各別に暴
走監視回路７が配設され、各マイクロブロセ・ソサ５は
ソフトウェアによって、予め設定された暴走監視回路７
のタイマがオーバーフローする時間より短い周期で、定
期的に当該タイマをクリアし１、こｔＬにより各プロセ
ッサユニット２の正常動作を保証し得るようになされて
いる。

なお、プロセッサユニット２内でソフトウェアの走行異
常やハードウェア障害か発生すると、暴走監視回路７の
タイマをクリアできなくなり、この結果タイマがオーバ
ーフローする。

暴走監視回路７はタイマがオーバーフローすると、異常
検出信号及び当該オーバーフローの原因となった障害の
詳細情報を発生し、これを保守障害バスインタフェース
回路８及び保守障害バス４を通じて、システム制御用プ
ロセッサユニット２Ｘにダウン情報として通知する。

こｈにより、システム制御用プロセッサユニット２Ｘの
マイクロプロセッサ５は、保守障害バス４及び保守障害
バスインタフェース回ｎ８を通じてタ゛ウン情報として
通知された障害の詳細情報を解析し、例えばアラーム音
を発生したりエラーメツセージを表示する等詳細情報に
応じた障害処理を実行する。

このマルチプロセッサシステム１の場合、システム制御
用プロセッサユニット２Ｘにも、各プロセッサユニット
２と同様に暴走監視図１７が配されており、マイクロプ
ロセッサ５のソフトウェアによって暴走監視回路７のタ
イマを定期的にクリアすることにより、システム制御用
プロセッサユニット２Ｘの正常動作を保証する。

また、このシステム制御用プロセッサユニット２Ｘには
マルチプロセッサシステム１の全体の動作に影響を及ぼ
す障害等が発生した場合、システム全体の再立ち上げを
行う緊急制御回路９が配置されており、システム全体の
運用状態を制御する。

実際上、システム制御用プロセッサユニット２Ｘ″′ｃ
′障害が発生して暴走監視回路７のタイマがオーバー７
０−した場合には、異常検出信号が緊急制御回路９に通
知され、これにより強制的にシステム全体の再立ち上げ
を行う。

また、このシステム制御用プロセッサユニット２Ｘには
、上述したように個別に当該プロセッサユニット２Ｘの
動作を監視する暴走監視回路７に加えて、この暴走監視
回路７と同様にタイマを有し、システム全体のソフトウ
ェアの暴走を監視する中央暴走監視回路１０が配置され
ている。

この中央暴走監視回路１０は、システム制御用プロセッ
サユニソｔ−２Ｘの内部バスに接続されており、システ
ム制御用プロセッサユニット２Ｘ及び各プロセッサユニ
ット２の全てのマイクロプロセッサ５によってクリア制
御し得るようになされている。実際上、この中央暴走監
視回路１０のタイマは、各プロセッサユニット２及びシ
ステム制御用プロセッサユニット２Ｘの正常に動作して
いるマイクロプロセッサ５のうち、走行中のソフトウェ
アの優先レベルが最も低いマイクロプロセッサ５によっ
て、システムバスインタフェース回路６のユニット間通
信機能を用いてシステムバス３を通じて定期的にクリア
される。

因に、このマルチプロセッサシステム１の場合、特願平
１−１８０１７５号に記載されているようなマルチプロ
セッサシステムの割込み制御方式を用いて、複数のマイ
クロプロセッサ５のうち、中央暴走監視回路１０のタイ
マをクリアするマイクロプロセッサ５を決定するように
なされている。

このようにしてこのマルチプロセッサシステム１におい
ては、個別の暴走監視回路７でプロセッサユニット２の
動作を監視すると共に、中央暴走監視回路１０でシステ
ム全体の動作を監視することにより、少なくとも１台以
上のプロセッサユニット２か正常に動作していることを
保証し得るようになされている。

なお、全てのプロセッサユニット２が正常に動作できな
い状態になると、中央暴走監視回路１０のタイマがオー
バーフローし、この結果中央暴走監視回路１０はソフト
ウェアの制御なしに異常検出信号を緊急制御回路９に通
知し、これによりシステム制御用プロセッサユニット２
Ｘの暴走監視回路７のタイマがオーバーフローした場合
と同様に、強制的にシステム全体の再立ち上げが行われ
る。

以上の構成によれば、各プロセッサユニット２の暴走監
視回路７によって各プロセッサユニット２毎の障害を監
視すると共に、システム制御用プロセッサユニット２Ｘ
の中央暴走監視回路１０によってシステム全体の障害を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向上させ得るマルチプロセッサシ
ステムを実現できる。

なお、上述の実施例においては、中央暴走監視団ｎ】、
０や緊思制御回Ｂ９をシステム制御用プロセッサユニッ
ト２Ｘに配置した場合について述べたが、こｔｌに限ら
ず、各プロセッサユニットにこれらを配置するようにし
ても良い。

まな、上述の実施例においては、各プロセッサユニット
２間をシステムバス３及び障害保守バス４で接続した場
合について述べたが、接続形態はこれに限らす、要は複
数のプロセッサユニット２を共通バスで接続したマルチ
プロセッサシステムに広く適用して好適なものである。

さらに、上述の実施例においては、中央暴走監視回路１
０のクリア動作を実施するマイクロプロセッサを決定す
るにつき、特願平１−１８０１７５号に記載のマルチプ
ロセッサシステムの割込み制御方式を用いたが、これに
限らず他のアルゴリズム等を用いても上述の実施例と同
様の効果を実現できる。

［発明の効果１ 一ト述したように、本発明によｈば、個別暴走監視手段
によってプロセッサユニット毎の暴走を監視すると共に
、中央暴走監視手段によって複数のプロセッサユニット
でなるシステム全体の暴走を監視するようにしたことに
より、システム全体として動作の信頼性を格段的に向上
させることかできるマルチプロセッサシステムを実現で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチブロセ・ソサシ
ステムを示すブロック図である。 １−・・・マルチプロセッサシステム、２〈２Ａ、２Ｂ
、２Ｃ・・・・・・）・・・プロセッサユニット、２Ｘ
・・・システム制御用プロセッサユニット５３・・シス
テムバス、４・・・保守障害バス、５・・・マイクロプ
ロセッサ、６・・・システムバスインタフェース回部、
７・・暴走監視回路、８・・・保守障害バスインタフェ
ース回路、９・・・緊急制御回路、１０・・・中央暴走
監視回路。

Claims (2)

【特許請求の範囲】
1. （１）複数のプロセッサユニットが共通バスを通じて接
   続されて所望の情報処理を実行するようになされたマル
   チプロセッサシステムにおいて、上記複数のプロセッサ
   ユニット毎に配設され、当該プロセッサ内のハードウェ
   ア障害及びソフトウェア走行異常を監視する個別暴走監
   視手段と、少なくとも１台以上の上記プロセッサユニッ
   トが正常に動作していることを監視する中央暴走監視手
   段とを備えたことを特徴とするマルチプロセッサシステ
   ム。
2. （２）上記中央暴走監視手段を、正常に動作している全
   ての上記プロセッサユニットが制御し得るようにしたこ
   とを特徴とする請求項１に記載のマルチプロセッサシス
   テム。