JPH04149660A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH04149660A JPH04149660A JP2269593A JP26959390A JPH04149660A JP H04149660 A JPH04149660 A JP H04149660A JP 2269593 A JP2269593 A JP 2269593A JP 26959390 A JP26959390 A JP 26959390A JP H04149660 A JPH04149660 A JP H04149660A
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- processor unit
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- timer
- runaway monitoring
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- 238000012544 monitoring process Methods 0.000 claims abstract description 47
- 230000005856 abnormality Effects 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 5
- 238000012423 maintenance Methods 0.000 abstract description 10
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 125000001246 bromo group Chemical group Br* 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- OVSKIKFHRZPJSS-UHFFFAOYSA-N 2,4-D Chemical compound OC(=O)COC1=CC=C(Cl)C=C1Cl OVSKIKFHRZPJSS-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野1
本発明はマルチプロセッサシステムに関し、特にシステ
ムの暴走を監視する際に適用して好適なものである。
ムの暴走を監視する際に適用して好適なものである。
[従来の技術]
従来、マイクロプロセッサを用いた装置(以下これをプ
ロセッサユニットと呼ぶ〉においては、ハードウェアの
障害及びソフトウェアの走行異常を監視するため、マイ
クロプロセッサがプログラムによって定期的にクリアす
るようになされた暴走監視用タイマを有している。
ロセッサユニットと呼ぶ〉においては、ハードウェアの
障害及びソフトウェアの走行異常を監視するため、マイ
クロプロセッサがプログラムによって定期的にクリアす
るようになされた暴走監視用タイマを有している。
従って、この暴走監視用タイマが一定時間内にクリアさ
れない場合には、このタイマが予め設定された所定の時
間に達した時点で異常検出信号を送出するようになされ
、このようにしてプロセッサユニットの暴走を監視し得
るようになされている。
れない場合には、このタイマが予め設定された所定の時
間に達した時点で異常検出信号を送出するようになされ
、このようにしてプロセッサユニットの暴走を監視し得
るようになされている。
また、複数のプロセッサユニットを共通バスで接続して
所定の情報処理を実行するようになされたいわゆるマル
チプロセッサシステムにおいては、上述した暴走監視用
タイマをプロセッサユニット毎に持ち、各々のプロセッ
サユニットが独自に暴走監視用タイマをクリアしている
。
所定の情報処理を実行するようになされたいわゆるマル
チプロセッサシステムにおいては、上述した暴走監視用
タイマをプロセッサユニット毎に持ち、各々のプロセッ
サユニットが独自に暴走監視用タイマをクリアしている
。
これにより、各々のプロセッサユニットは独自にその動
作を保証するようになされているが、このようなマルチ
プロセッサシステムの中には、システム全体に個別に得
られた障害情報を通知し得るようになされたものも提案
されている(特開昭60−252962号公報) すなわち、このようなマルチプロセッサシステムにおい
ては、仮にプロセッサユニット中の1つに何らかの障害
が発生してプログラムが暴走して興常検出信号を出力し
た場合、この情報が共通バス又は専用線を通じて他のプ
ロセッサユニットに通知される。これにより、通知を受
けたブロモ・・/サユニットはその情報に基づく障害処
理を実行し、このようにしてシステム全体として障害を
監視し、動作の信頼性を向上させ得るようになされてい
る。
作を保証するようになされているが、このようなマルチ
プロセッサシステムの中には、システム全体に個別に得
られた障害情報を通知し得るようになされたものも提案
されている(特開昭60−252962号公報) すなわち、このようなマルチプロセッサシステムにおい
ては、仮にプロセッサユニット中の1つに何らかの障害
が発生してプログラムが暴走して興常検出信号を出力し
た場合、この情報が共通バス又は専用線を通じて他のプ
ロセッサユニットに通知される。これにより、通知を受
けたブロモ・・/サユニットはその情報に基づく障害処
理を実行し、このようにしてシステム全体として障害を
監視し、動作の信頼性を向上させ得るようになされてい
る。
[発明が解決しようとする課題]
ところが、かかる構成のマルチプロセッサシステムにお
いては、共通バス又は専用線のように、障害が発生した
プロセッサユニツ1〜及び正常動作中のプロセッサユニ
ツI・間で障害情報を通知する手段にもi!を害が発生
ずると障害情報を通知できなくなり、結局障害処理自体
も実行できなく問題があった。
いては、共通バス又は専用線のように、障害が発生した
プロセッサユニツ1〜及び正常動作中のプロセッサユニ
ツI・間で障害情報を通知する手段にもi!を害が発生
ずると障害情報を通知できなくなり、結局障害処理自体
も実行できなく問題があった。
才な、これに加えて上述のような構成のマルチプロセッ
サシステムでは、複数のプロセッサユニットのうち障害
か発生したプロセッサユニット以外のプロセッサユニッ
トで障害処理を行う必要があり、この障害処理中のプロ
セッサユニツ2こ障害か発生また場合には、当該実行中
の障害処理が実行できなくなる問題があった。
サシステムでは、複数のプロセッサユニットのうち障害
か発生したプロセッサユニット以外のプロセッサユニッ
トで障害処理を行う必要があり、この障害処理中のプロ
セッサユニツ2こ障害か発生また場合には、当該実行中
の障害処理が実行できなくなる問題があった。
このような障害が発生すると、ソフ[〜ウェアによるハ
ードウェアの管理が不可能になってしまい、結局ソフト
ウェアの処理そのものに支障をきたして1.まう。
ードウェアの管理が不可能になってしまい、結局ソフト
ウェアの処理そのものに支障をきたして1.まう。
実際1−、マルチプロセッサシステムにおいては、1つ
のプロセッサユニット内て゛障害が発生すると、同時並
列的に同様の情報処理を実行中の他のブロモ・7サユニ
ツh内でも障害が発生する可能性が高く、上述のような
問題が存在すると、システム全体として動作の信頼性が
低トする。
のプロセッサユニット内て゛障害が発生すると、同時並
列的に同様の情報処理を実行中の他のブロモ・7サユニ
ツh内でも障害が発生する可能性が高く、上述のような
問題が存在すると、システム全体として動作の信頼性が
低トする。
本発明は、以上の点を考慮してなされたもので、従来の
問題を一挙に解決し、て動作の信頼性を格段的に向上し
得るマルチプロセッサシステムを提供しようとするもの
である。
問題を一挙に解決し、て動作の信頼性を格段的に向上し
得るマルチプロセッサシステムを提供しようとするもの
である。
[課題を解決するための手段1
かかる課題を解決するため、本発明においては、複数の
プロセッサユニットが接続され所望の情報処理を実行す
るようになされたマルチプロセッサシステムにおいて、
複数のプロセッサユニツ]・毎に配設され、そのプロセ
ッサユニット内のハードウェア障害及びソフトウェア走
行異常を監視する個別暴走監視手段と、少なくとも1台
以上のプロセッサユニットが正常に動作していることを
監視する中央暴走監視手段とを設けるようにした。
プロセッサユニットが接続され所望の情報処理を実行す
るようになされたマルチプロセッサシステムにおいて、
複数のプロセッサユニツ]・毎に配設され、そのプロセ
ッサユニット内のハードウェア障害及びソフトウェア走
行異常を監視する個別暴走監視手段と、少なくとも1台
以上のプロセッサユニットが正常に動作していることを
監視する中央暴走監視手段とを設けるようにした。
ここで、中央暴走監視手段を、正常に動作している全て
のプロセッサユニットが制御し得るようにすることが好
ましい。
のプロセッサユニットが制御し得るようにすることが好
ましい。
[作用]
個別暴走監視手段によってブロモ・・/サユニッ[・毎
の暴走を監視すると共に、中央暴走監視手段によって複
数のプロセッサユニットでなるシステム全体Jl暴走を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向−卜させ得る。
の暴走を監視すると共に、中央暴走監視手段によって複
数のプロセッサユニットでなるシステム全体Jl暴走を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向−卜させ得る。
[実施例]
以F、第1図を参照しながら、本発明の一実施例につい
て詳述する。
て詳述する。
この実施例のマルチプロセッサシステム1においては、
複数のプロセッサユニット2A、2B、2C・・・・・
・2Xか、システムハス3及び保守障害バス4を遣じて
接続されている。
複数のプロセッサユニット2A、2B、2C・・・・・
・2Xか、システムハス3及び保守障害バス4を遣じて
接続されている。
この各ブロモ・ノサユニット2(2A、2B、2C・・
・・・・、2X)においては、それぞれマイクロプロセ
ッサ5がシステムバスインタフェース回路6を通じてシ
ステムバス3に接続されており、これにより各プロセッ
サユニット2のマイクロプロセッサ5間で情報データや
制御データを送受することにより、マルチプロセッサシ
ステム1の全体として所望の情報処理を実行し得るよう
になされいる。
・・・・、2X)においては、それぞれマイクロプロセ
ッサ5がシステムバスインタフェース回路6を通じてシ
ステムバス3に接続されており、これにより各プロセッ
サユニット2のマイクロプロセッサ5間で情報データや
制御データを送受することにより、マルチプロセッサシ
ステム1の全体として所望の情報処理を実行し得るよう
になされいる。
こ7″とに加えて各プロセッサユニット2には各別に暴
走監視回路7が配設され、各マイクロブロセ・ソサ5は
ソフトウェアによって、予め設定された暴走監視回路7
のタイマがオーバーフローする時間より短い周期で、定
期的に当該タイマをクリアし1、こtLにより各プロセ
ッサユニット2の正常動作を保証し得るようになされて
いる。
走監視回路7が配設され、各マイクロブロセ・ソサ5は
ソフトウェアによって、予め設定された暴走監視回路7
のタイマがオーバーフローする時間より短い周期で、定
期的に当該タイマをクリアし1、こtLにより各プロセ
ッサユニット2の正常動作を保証し得るようになされて
いる。
なお、プロセッサユニット2内でソフトウェアの走行異
常やハードウェア障害か発生すると、暴走監視回路7の
タイマをクリアできなくなり、この結果タイマがオーバ
ーフローする。
常やハードウェア障害か発生すると、暴走監視回路7の
タイマをクリアできなくなり、この結果タイマがオーバ
ーフローする。
暴走監視回路7はタイマがオーバーフローすると、異常
検出信号及び当該オーバーフローの原因となった障害の
詳細情報を発生し、これを保守障害バスインタフェース
回路8及び保守障害バス4を通じて、システム制御用プ
ロセッサユニット2Xにダウン情報として通知する。
検出信号及び当該オーバーフローの原因となった障害の
詳細情報を発生し、これを保守障害バスインタフェース
回路8及び保守障害バス4を通じて、システム制御用プ
ロセッサユニット2Xにダウン情報として通知する。
こhにより、システム制御用プロセッサユニット2Xの
マイクロプロセッサ5は、保守障害バス4及び保守障害
バスインタフェース回n8を通じてタ゛ウン情報として
通知された障害の詳細情報を解析し、例えばアラーム音
を発生したりエラーメツセージを表示する等詳細情報に
応じた障害処理を実行する。
マイクロプロセッサ5は、保守障害バス4及び保守障害
バスインタフェース回n8を通じてタ゛ウン情報として
通知された障害の詳細情報を解析し、例えばアラーム音
を発生したりエラーメツセージを表示する等詳細情報に
応じた障害処理を実行する。
このマルチプロセッサシステム1の場合、システム制御
用プロセッサユニット2Xにも、各プロセッサユニット
2と同様に暴走監視図17が配されており、マイクロプ
ロセッサ5のソフトウェアによって暴走監視回路7のタ
イマを定期的にクリアすることにより、システム制御用
プロセッサユニット2Xの正常動作を保証する。
用プロセッサユニット2Xにも、各プロセッサユニット
2と同様に暴走監視図17が配されており、マイクロプ
ロセッサ5のソフトウェアによって暴走監視回路7のタ
イマを定期的にクリアすることにより、システム制御用
プロセッサユニット2Xの正常動作を保証する。
また、このシステム制御用プロセッサユニット2Xには
マルチプロセッサシステム1の全体の動作に影響を及ぼ
す障害等が発生した場合、システム全体の再立ち上げを
行う緊急制御回路9が配置されており、システム全体の
運用状態を制御する。
マルチプロセッサシステム1の全体の動作に影響を及ぼ
す障害等が発生した場合、システム全体の再立ち上げを
行う緊急制御回路9が配置されており、システム全体の
運用状態を制御する。
実際上、システム制御用プロセッサユニット2X″′c
′障害が発生して暴走監視回路7のタイマがオーバー7
0−した場合には、異常検出信号が緊急制御回路9に通
知され、これにより強制的にシステム全体の再立ち上げ
を行う。
′障害が発生して暴走監視回路7のタイマがオーバー7
0−した場合には、異常検出信号が緊急制御回路9に通
知され、これにより強制的にシステム全体の再立ち上げ
を行う。
また、このシステム制御用プロセッサユニット2Xには
、上述したように個別に当該プロセッサユニット2Xの
動作を監視する暴走監視回路7に加えて、この暴走監視
回路7と同様にタイマを有し、システム全体のソフトウ
ェアの暴走を監視する中央暴走監視回路10が配置され
ている。
、上述したように個別に当該プロセッサユニット2Xの
動作を監視する暴走監視回路7に加えて、この暴走監視
回路7と同様にタイマを有し、システム全体のソフトウ
ェアの暴走を監視する中央暴走監視回路10が配置され
ている。
この中央暴走監視回路10は、システム制御用プロセッ
サユニソt−2Xの内部バスに接続されており、システ
ム制御用プロセッサユニット2X及び各プロセッサユニ
ット2の全てのマイクロプロセッサ5によってクリア制
御し得るようになされている。実際上、この中央暴走監
視回路10のタイマは、各プロセッサユニット2及びシ
ステム制御用プロセッサユニット2Xの正常に動作して
いるマイクロプロセッサ5のうち、走行中のソフトウェ
アの優先レベルが最も低いマイクロプロセッサ5によっ
て、システムバスインタフェース回路6のユニット間通
信機能を用いてシステムバス3を通じて定期的にクリア
される。
サユニソt−2Xの内部バスに接続されており、システ
ム制御用プロセッサユニット2X及び各プロセッサユニ
ット2の全てのマイクロプロセッサ5によってクリア制
御し得るようになされている。実際上、この中央暴走監
視回路10のタイマは、各プロセッサユニット2及びシ
ステム制御用プロセッサユニット2Xの正常に動作して
いるマイクロプロセッサ5のうち、走行中のソフトウェ
アの優先レベルが最も低いマイクロプロセッサ5によっ
て、システムバスインタフェース回路6のユニット間通
信機能を用いてシステムバス3を通じて定期的にクリア
される。
因に、このマルチプロセッサシステム1の場合、特願平
1−180175号に記載されているようなマルチプロ
セッサシステムの割込み制御方式を用いて、複数のマイ
クロプロセッサ5のうち、中央暴走監視回路10のタイ
マをクリアするマイクロプロセッサ5を決定するように
なされている。
1−180175号に記載されているようなマルチプロ
セッサシステムの割込み制御方式を用いて、複数のマイ
クロプロセッサ5のうち、中央暴走監視回路10のタイ
マをクリアするマイクロプロセッサ5を決定するように
なされている。
このようにしてこのマルチプロセッサシステム1におい
ては、個別の暴走監視回路7でプロセッサユニット2の
動作を監視すると共に、中央暴走監視回路10でシステ
ム全体の動作を監視することにより、少なくとも1台以
上のプロセッサユニット2か正常に動作していることを
保証し得るようになされている。
ては、個別の暴走監視回路7でプロセッサユニット2の
動作を監視すると共に、中央暴走監視回路10でシステ
ム全体の動作を監視することにより、少なくとも1台以
上のプロセッサユニット2か正常に動作していることを
保証し得るようになされている。
なお、全てのプロセッサユニット2が正常に動作できな
い状態になると、中央暴走監視回路10のタイマがオー
バーフローし、この結果中央暴走監視回路10はソフト
ウェアの制御なしに異常検出信号を緊急制御回路9に通
知し、これによりシステム制御用プロセッサユニット2
Xの暴走監視回路7のタイマがオーバーフローした場合
と同様に、強制的にシステム全体の再立ち上げが行われ
る。
い状態になると、中央暴走監視回路10のタイマがオー
バーフローし、この結果中央暴走監視回路10はソフト
ウェアの制御なしに異常検出信号を緊急制御回路9に通
知し、これによりシステム制御用プロセッサユニット2
Xの暴走監視回路7のタイマがオーバーフローした場合
と同様に、強制的にシステム全体の再立ち上げが行われ
る。
以上の構成によれば、各プロセッサユニット2の暴走監
視回路7によって各プロセッサユニット2毎の障害を監
視すると共に、システム制御用プロセッサユニット2X
の中央暴走監視回路10によってシステム全体の障害を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向上させ得るマルチプロセッサシ
ステムを実現できる。
視回路7によって各プロセッサユニット2毎の障害を監
視すると共に、システム制御用プロセッサユニット2X
の中央暴走監視回路10によってシステム全体の障害を
監視するようにしたことにより、システム全体として動
作の信頼性を格段的に向上させ得るマルチプロセッサシ
ステムを実現できる。
なお、上述の実施例においては、中央暴走監視団n】、
0や緊思制御回B9をシステム制御用プロセッサユニッ
ト2Xに配置した場合について述べたが、こtlに限ら
ず、各プロセッサユニットにこれらを配置するようにし
ても良い。
0や緊思制御回B9をシステム制御用プロセッサユニッ
ト2Xに配置した場合について述べたが、こtlに限ら
ず、各プロセッサユニットにこれらを配置するようにし
ても良い。
まな、上述の実施例においては、各プロセッサユニット
2間をシステムバス3及び障害保守バス4で接続した場
合について述べたが、接続形態はこれに限らす、要は複
数のプロセッサユニット2を共通バスで接続したマルチ
プロセッサシステムに広く適用して好適なものである。
2間をシステムバス3及び障害保守バス4で接続した場
合について述べたが、接続形態はこれに限らす、要は複
数のプロセッサユニット2を共通バスで接続したマルチ
プロセッサシステムに広く適用して好適なものである。
さらに、上述の実施例においては、中央暴走監視回路1
0のクリア動作を実施するマイクロプロセッサを決定す
るにつき、特願平1−180175号に記載のマルチプ
ロセッサシステムの割込み制御方式を用いたが、これに
限らず他のアルゴリズム等を用いても上述の実施例と同
様の効果を実現できる。
0のクリア動作を実施するマイクロプロセッサを決定す
るにつき、特願平1−180175号に記載のマルチプ
ロセッサシステムの割込み制御方式を用いたが、これに
限らず他のアルゴリズム等を用いても上述の実施例と同
様の効果を実現できる。
[発明の効果1
一ト述したように、本発明によhば、個別暴走監視手段
によってプロセッサユニット毎の暴走を監視すると共に
、中央暴走監視手段によって複数のプロセッサユニット
でなるシステム全体の暴走を監視するようにしたことに
より、システム全体として動作の信頼性を格段的に向上
させることかできるマルチプロセッサシステムを実現で
きる。
によってプロセッサユニット毎の暴走を監視すると共に
、中央暴走監視手段によって複数のプロセッサユニット
でなるシステム全体の暴走を監視するようにしたことに
より、システム全体として動作の信頼性を格段的に向上
させることかできるマルチプロセッサシステムを実現で
きる。
第1図は本発明の一実施例によるマルチブロセ・ソサシ
ステムを示すブロック図である。 1−・・・マルチプロセッサシステム、2〈2A、2B
、2C・・・・・・)・・・プロセッサユニット、2X
・・・システム制御用プロセッサユニット53・・シス
テムバス、4・・・保守障害バス、5・・・マイクロプ
ロセッサ、6・・・システムバスインタフェース回部、
7・・暴走監視回路、8・・・保守障害バスインタフェ
ース回路、9・・・緊急制御回路、10・・・中央暴走
監視回路。
ステムを示すブロック図である。 1−・・・マルチプロセッサシステム、2〈2A、2B
、2C・・・・・・)・・・プロセッサユニット、2X
・・・システム制御用プロセッサユニット53・・シス
テムバス、4・・・保守障害バス、5・・・マイクロプ
ロセッサ、6・・・システムバスインタフェース回部、
7・・暴走監視回路、8・・・保守障害バスインタフェ
ース回路、9・・・緊急制御回路、10・・・中央暴走
監視回路。
Claims (2)
- (1)複数のプロセッサユニットが共通バスを通じて接
続されて所望の情報処理を実行するようになされたマル
チプロセッサシステムにおいて、上記複数のプロセッサ
ユニット毎に配設され、当該プロセッサ内のハードウェ
ア障害及びソフトウェア走行異常を監視する個別暴走監
視手段と、少なくとも1台以上の上記プロセッサユニッ
トが正常に動作していることを監視する中央暴走監視手
段とを備えたことを特徴とするマルチプロセッサシステ
ム。 - (2)上記中央暴走監視手段を、正常に動作している全
ての上記プロセッサユニットが制御し得るようにしたこ
とを特徴とする請求項1に記載のマルチプロセッサシス
テム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2269593A JPH04149660A (ja) | 1990-10-09 | 1990-10-09 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2269593A JPH04149660A (ja) | 1990-10-09 | 1990-10-09 | マルチプロセッサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04149660A true JPH04149660A (ja) | 1992-05-22 |
Family
ID=17474524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2269593A Pending JPH04149660A (ja) | 1990-10-09 | 1990-10-09 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04149660A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08263456A (ja) * | 1995-03-22 | 1996-10-11 | Kofu Nippon Denki Kk | 診断制御装置 |
-
1990
- 1990-10-09 JP JP2269593A patent/JPH04149660A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08263456A (ja) * | 1995-03-22 | 1996-10-11 | Kofu Nippon Denki Kk | 診断制御装置 |
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