JPH04148401A - ディジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はリミット向路付比例および積分回路を備えたデ
ィジタル制御装置に関する。

（従来の技術） 比例・積分回路を備えた制御装置は、過大な制御出力を
制限するために出力リミッタを設けることが多い、第２
図はこの種の代表的従来例を示すアナログ式リミット回
路付比例・積分回路の構成図である。

図示するように、このアナログ式リミット回路付比例・
積分回路１は、演算増幅器２を用いたもので、演算増幅
器２の反転側端子と入力端子ａとの間に入力抵抗器３が
接続され、演算増幅器２の非反転側端子は入力端子すお
よび出力端子ｄに接続されている。また、演算増幅器２
の反転側端子と出力端子Ｃとの間には帰還抵抗器４およ
び積分コンデンサ５が直列回路となって帰還回路を形成
している。

更に、上記帰還回路に対して並列に２素子のツェナダイ
オード６が逆接続されリミット回路を形成している。

このような回路構成において、入力端子ａ、ｂ間に入力
端子ａ側を正とする入力電圧■１が加わると、演算増幅
器２の出力端子ｃ、ｄに入力電圧ｖ１と極性が反転した
負電圧を出力し、入力電圧■１により供給される入力電
流は入力抵抗器３、帰還抵抗器４および積分コンデンサ
５を通じて８力側に流れ込む。

反対に負の入力電圧ｖ１が加わると反対に入力側に流れ
出ることになる。そして、帰還回路の電流による電圧降
下により演算増幅器２の入力電圧が零となるように動作
する。

このような動作の下では、入力抵抗器３の抵抗値をＲ１
、帰還抵抗器４の抵抗値をＲ２とすれば、Ｒ２とＲ１の
比（これを比例ゲインに＝Ｒ２／Ｒ１という）に入力電
圧■ｌを乗算した（［（ＫＸＶ＋）と積分コンデンサ５
の積分電圧Ｖｃとの加算値が出力電圧Ｖｏになる。

この比例・積分回路１の入力側に出力が飽和するような
大きな入力電圧ｖ１が加わった場合の動作を考える。こ
の場合、帰還抵抗器４の電圧降下と積分コンデンサ５の
積分電圧Ｖｃとの加算値がシエーナダイオード６の特性
電圧以上になると、ツェナーダイオード６にも電流が流
れて、演算増幅器３の出力電圧Ｖｏはツェーダイオード
６の特性電圧（リミット電圧）に制限される。

演算増幅器２の出力がリミット電圧で制限されると、帰
還抵抗器４積分コンデンサ５の直列回路の両端電圧もリ
ミット電圧以上となることから。

その後は、積分コンデンサ５の積分電圧Ｖｃは徐々に変
化することになる。そして、入力電圧■１がリミット電
圧から積分コンデンサ５の積分電圧Ｖｃを引いた値に対
してこの値を比例ゲインにで除算した値以下に戻ると、
演算増幅器２の出力はリミット電圧の領域から脱出する
特性をこの比例・積分回路１は備えている。

今日、アナログ信号に代えてディジタル信号による処理
が盛んになり、上記したアナログ回路をディジタル回路
で実現する制御装置が多くなってきている。

第３図はその一例を示すリミット回路付比例・積分回路
のディジタルブロック構成図である。

このディジタル式リミット回路付比例・積分回路７では
、比例回路８と積分回路９との各演算出力が加算回路１
０で加算され、出力リミッタ１１を経て出力される構成
となっている。

ここで、比例回路８のには比例ゲイン、積分回路８のＴ
は時定数、Ｓはラプラス演算子を各々示す。

また、出力リミッタ１１のＬＹｌは＋側の上限値、　Ｌ
Ｙｚは一側の下限値を各々示す。

この回路において、＋または一符号の大きな入力信号Ｓ
１が加わると加算回路１０からの出力信号Ｓ。

は出力リミッタ１１により上限値ＬＹ１および下限値Ｌ
Ｙ２の範囲以内に制限される。

（発明が解決しようとする課題） しかしながら、上記したディジタル式リミット回路付比
例・積分回路７では、積分回路９は出力リミッタ１１に
より出力が制限されることと関係なく、入力信号Ｓ＋に
応じて積分する。このため、入力信号Ｓ１が大きく、し
かも積分回路９への印加時間が長い程積分回路９の出力
値が大きくなる。

このような状況では、入力信号Ｓ＋が零近くに戻ったと
しても出力信号Ｓｏは積分回路９の出力値だけで呂カリ
ミッタＩｆの上限値しＹｌまたは下限値ＬＹ２を大きく
オーバーする程大きくなっているため、リミットされた
領域から直ちに戻れないという現象が生じる。この現象
を一般にワインドアップ現象といい、この現象が生じる
と積分回路９が入力信号Ｓ１に応した正常な演算動作を
することができない。従って、従来のディジタル式リミ
ット回路付比例・積分回路７では出力信号Ｓｏが入力信
号Ｓ１に応じた演算出力をしないため制御結果に大きな
影響を与えるという問題がある。

そこで、本発明はかかる問題を解決し、ディジタル制御
装置においてワインドアップ現象の発生しないリミット
回路付比例・積分回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） このため本発明では、上限側および下限側の入力信号を
制限するため入力リミッタを備え、入力リミッタの上限
値および下限値の各々の設定手段の出力値と積分回路の
演算値とを各減算手段にて減算する。そして、この減算
手段の出力値に応じて入力リミッタの上限値または下限
値の設定するようにしたものである。

（作用） 上記の構成によれば、積分回路の演算値に応じて入力リ
ミッタのリミット値が変更されるから、アンチ・ワイン
ドアップ効果が得られ、制御対象の応答性が改善される
。

（実施例） 以下１本発明の一実施例によるディジタル式リミット回
路付比例・積分回路のブロック構成図を第１図に示す。

本実施例のディジタル式リミット回路付比例・積分回路
１２は、比例回路８と積分回路９と、これらの演算出力
を加算する加算回路１０と、これらの回路の入力側に設
けた入力リミッタ１３と出力側に設けた出力リミッタ１
１とを備える。

更に出力リミッタ１１の上限値ＬＹＩと積分回路９の出
力値を入力して出力リミッタ１１の上限値ＬＹＩから積
分回路９の出力値を減算する減算回路１４と、この出力
値を比例回路８で設定された比例ゲインにで除算する除
算回路１５とを備え、この除算回路１５の出力値を入力
リミッタ１３の上限値ＬＸ、とした構成となっている。

また、同様に入力リミッタ１３の下限値ＬＸｚについて
も、出力リミッタ１１の下限値ＬＹｚと積分回路９の出
力値を入力して下限値ＬＹｚから積分回路９の出力値を
減算する減算回路１６と、この出力値を比例ゲインにで
除算する除算回路１７とを備えることにより、この除算
回路１７の出力値を入力リミッタ１３の下限値ＬＸ２と
なるように構成している。

ここで、比例回路８．積分回路９．加算回路１０および
出力リミッタ１１は第３図に示す従来例において説明し
た構成と同じものである。

この構成でまず、入力側に＋または一符号の小さな入力
信号Ｓ＋が加わり、かつ積分回路９の出力値も小さな場
合、減算回路１４．１６では出力リミッタ１１の上限値
ＬＹＩまたは下限値ＬＹｚから積分回路９の小さな出力
値を減算するから大きい値を出力する。このため、上記
減算した大きい値を除算回路１５、．１７で比例ゲイン
Ｋにより除算した場合も大きい値となるから、入力リミ
ッタ１３の上限値ＬＸｚおよび下限値ＬＸｚは大きい値
に設定される。

したがって、入力信号Ｓ＋は入力リミッタ１３の上限値
ＬＸｌまたは下限ＬＸｚに制限されることなく、比例・
積分演算が入力信号に応じて広い動作領域内で行われ、
その演算結果が出力信号ＳＯとして出力される。

一方、入力側に十符号の大きな入力信号Ｓ）が長い時間
加わった場合の作用について積分回路９の出力値の変化
過程を主に説明する。

まず、初めは積分回路９の出力値は小さいと仮定すると
前記したように入力リミッタ１３の上限値ＬＸＩが大き
いから入力信号Ｓ１はそのまま入力され積分回路９は入
力信号ＳＩに応じて積分するが、このときは入力値が大
きいことから比較的大きな上昇速度で出力値は徐々に増
加する。この状態では、減算回路１４で上限値ＬＹ１か
ら積分回路９の出力値を減算した演算信号は徐々に減少
する。そして、これを比例回路８の比例ゲインにで除算
した値も減少してくる。これにより、入力リミッタ１３
の上限値ＬＸｌは上記演算された結果にしたがって零方
向に減少した値に設定変更される。

入力リミッタ１３の上限値ＬＸＩが上記のように設定変
更されると、十符号の大きな入力信号Ｓｒは上記設定変
更された入力リミッタ１３の上限値ＬＸｌでリミットさ
れるから、積分回路９の出力値の上昇速度は徐々に抑制
されて時間と共に出力値がゆるやかに増大する。更に、
積分回路９の出力値が出力リミッタ１１の下限１ｉＬＹ
ｔに近くなると、減算回路１４で減算した演算信号は小
さくなり１．これを比例回路８の比例ゲインにで除算し
た値も同様に小さなものとなるため１人カリミッタ１３
の上限値ＬＬは上記演算された結果にしたがって小さな
値に設定変更される。続いて、入力信号Ｓ１でリミット
された小さな値を積分回路９では積分するから出力値は
わずか増加するにとどまる。

そして、最終的には積分回路９の出力値が出力リミッタ
１１の上限値Ｌ’ｈにほぼ一致するようになると、入力
リミッタ１３の上限値Ｌｘ１はほぼ零に近く設定される
。したがって入力信号Ｓ１は零に近いから積分回路９の
出力値は増加することなく現状を維持する。

なお、入力リミッタ１３の下限値ＬＸｚについては、大
きく変化せずほぼ現状を保つ。即ち、上記した積分回路
９の出力値の変化では、下限側の減算回路１６では減算
した値は大さく、かつこれを比例回路８の比例ゲインに
で除算した値も同様に大きなものとなるため、入力リミ
ッタ１３の下限値ＬＸ２の設定値は大きい値のままであ
る。

その後、制御系が安定して入力信号Ｓ１が一符号の小さ
な値の入力となると、直ちに積分回路９の出力値は逆に
減少する。

このようにして、入力リミッタ１３の上限値し×１も積
分回路９の出力値の減少に応じて大きな値。

つまり広い領域に設定変更されてくる。

そして、入力信号Ｓ１は入力リミッタ１３の上限値ＬＸ
Ｉまたは下限ＬＸ２に制限されることなく、比例・積分
演算が入力信号に応じて広い動作領域内で行われ、また
その演算結果が出力信号Ｓｏとしとして出力される６ 以上説明した作用は、逆に一符号の大きな入力信号Ｓ１
が入力された場合も同様である。

即ち、この場合は積分回路９の出力値に応じて入力リミ
ッタ１３の下限値ＬＸｚが一側の大きな値から零の方向
に設定変更される、一方、上限値ＬＸ１は大きく変化せ
ず現状近くを保つ。

従って、前述したように積分回路９の出力値が過大とな
ることはなく、入力信号ＳＩが小さくなれば、比例回路
８および積分回路９は直ちに正常時の演算処理を行う。

このように、本実施例では従来のアナログ式リミット付
比例・積分回路と同様にワインドアップ現象の全くない
特性が得られる。

なお、本実施例の出力リミッタ１１は従来例で説明した
と同様の作用をするが、これは説明を容易にするため設
けたものであり、本発明の実施に不可欠なものではない
。即ち、上限側および下限側の入力リミッタ１３を設定
するための基準となる値を明確にするため用いたもので
あり、出力信号Ｓ。

は出力リミッタ１１が無くとも制限されることは明らか
であり、要は、減算回路１４．１６に対して上限値Ｌ’
ｈまたは下限値ＬＹｚと同じ値を出力できる設定回路を
設ければよい。

以上のディジタル回路における演算処理回路はアナログ
回路に比べ簡単に構成でき、積分回路の出力値に応じて
入力リミッタのリミット値を変更して設定することは容
易に実現できる。

［発明の効果］ 以上説明したように本発明によれば、比例・積分回路に
大きな入力信号が長い時間印加された場合でも、ワイン
ドアップ現象が生じることはない。

したがって、制御系に大きな変化が生じても出力信号は
入力信号に応じて比例・積分処理されて出力できること
から応答性に優れた制御結果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるディジタル式リミット
回路付比例・積分回路のブロック構成図、第２図は従来
例を示すアナログ式リミット回路付比例・積分回路の構
成図、第３図は従来例を示すディジタル式リミット回路
付比例・積分回路のブロック構成図である。 ８・・・比例回路、９・・積分回路、ＩＯ・・・加算回
路、１２・・・ディジタル式リミット回路付比例・積分
回路、１３・・・入力リミッタ、１４．１６・・・減算
回路、１５．１７・・除算回路。 代理人　弁理士　　則　近　　憲　佑 第３ 図

Claims (1)

1. 【特許請求の範囲】 ディジタル入力信号を比例演算して出力する比例手段と
   、前記ディジタル入力信号を積分演算して出力する積分
   手段と、前記比例手段および前記積分手段の各出力を加
   算して出力する加算手段とを備えたディジタル制御装置
   において、 前記ディジタル入力信号を制限する上限値および下限値
   を備える入力リミッタと、前記加算手段の出力を所定範
   囲に制限するための上限値および下限値の各々を設定す
   る第１の各設定手段と、これら第１の各設定手段の出力
   値から前記積分手段の演算値を減算する各減算手段と、
   これら各減算手段の出力値に応じて前記入力リミッタの
   対応する上限値または下限値を変更設定する第２の各設
   定手段とを備えたことを特徴とするディジタル制御装置
   。