JPH04144288A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に微細パター
ンの形成方法及び平坦化方法に関する。

〔従来の技術〕

従来の半導体装置に於ける微細パターンの形成方法とし
て、ＭＯＳ）ランジスタのゲートを極パターンの形成を
例として第３図を用いて説明する。

まず第３図（ａ）に示す様に、半導体基板２１上に選択
酸化法により素子分離酸化膜２２を形成したのち、素子
領域を再度酸化しゲート酸化膜２３を形成する。次に第
３図（ｂ）に示すように、一般的にはＣＶＤ法によりゲ
ート電極膜２４を形成したのちホトレジスト膜２５をゲ
ート電極膜２４上に塗布する。次で予め準備した所望の
パターン２７を有するガラスマスク２６を用いて紫外光
を照射する。

次に第３図（ｃ）に示すように、ホトレジスト膜２５を
感光させた後、現像処理によりゲート電極膜２４上に所
望のホトレジストパターン２８を形成する。次に第３図
（ｄ）に示すように、ホトレジストパターン２８をマス
クとして、ゲート電極膜２４をエツチングし、ゲート電
＆２９を形成していた。

〔発明が解決しようとする課題〕

前記したＭＯＳ）ランジスタのゲート電極の形成方法に
よれば、ＭＯＳトランジスタ（Ｔｒ）の性能を決定する
ゲート寸法の微細化の限界要因の１つは、ホトリソグラ
フィ技術によるレジストパターン形成の限界にある。

近年のＬＳＩの微細化に於て、要求されるゲート寸法は
、サブミクロンの範囲にある。一方、一般に使用されて
いるホトリソグラフィの紫外光は、Ｇ１１（波長＝４３
６ｎｍ）や■線（波長−３６５ｎｍ）であり、要求され
るサブミクロンの寸法は光源の波長と極めて近接してい
る為、現在のホトリソグラフィー技術では、紫外光の反
射や干渉の影響を受けやすい状態にある。このため、サ
ブミクロン寸法のゲート電極の形成そのものが困難とな
っている。

また高集積化については多層配線化が進み、デバイス構
造の平坦化が望まれており、前記したＭＯＳ）ランジス
タのゲート電極形成方法では、基板に対してゲート電極
の段差が凸状に残り、平坦化が困難である。また金属配
線形成時にも、ゲート電極形成と同様に配線が凸状の段
差を形成してしまう為、多層配線が困難であった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板または半
導体基板上に形成された絶縁膜をバターニングして第１
の溝を形成する工程と、前記第１の溝を含む全面に導電
膜を形成し前記第１の溝内に自己整合的に第２の溝を形
成する工程と、前記第２の溝内を含む全面に塗布膜を形
成したのちエツチングし第２の溝内のみに塗布膜を残す
工程と、残された前記塗布膜をマスクとして前記導電膜
をエツチングする工程とを含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を説明するための工程順
に示した断面斜視図であり、本発明をＭＯＳトランジス
タのゲート電極の形成に適用した場合である。

まず第１図（ａ）に示すように、選択酸化法を用いて半
導体基板ｌ上に素子分子酸化膜２を形成する。次に第１
図（ｂ）に示すように、ホトリソグラフィー技術により
、ＭＯＳ）−ランジスタのゲート電極を形成する部分に
、ゲート電極を包含する大きさのホトレジスト開ロバタ
ーンを形成し、素子分子酸化膜２の一部と、能動領域て
かつ、ゲートを極形成位置に主に、異方性エツチングを
使用して第１の渭１０Ａを形成する０Ｍ０３）−ランジ
スタを形成する場合、この状態に於てしきい値電圧を制
御する為のチャネル部のイオン注入による不純物導入を
行なう。

次に第１図（Ｃ）に示すように、第１の溝１０Ａの形成
が完了した半導体基板１を熱酸化し、ゲート酸化膜３を
形成する。次に第１図（ｄ）に示すように、ＣＶＤ法に
よりゲート電極膜４を積層する。ゲート電極膜４の材質
については、多結晶シリコンや高融点金属であるタング
ステン（Ｗ）及び、チタン（Ｔｉ）等、またはシリコン
と高融点金属の合金を使用する。ＣＶＤ法を用いてゲー
ト電極膜を積層することにより、第１の渭１０Ａの上部
には、自動的に第１の溝を追従した第２の溝１０Ｂが構
成される。

次に第１図（ｅ）に示すように、塗布膜５としてホトレ
ジスト膜、シリカ膜、ポリイミド膜等の膜を形成し、異
方性エツチングにより塗布膜５をエツチング処理して第
２の溝１０Ｂの内部に塗布膜５の一部を残留させる。次
に第１図（ｆ）に示すように、第２の溝１０Ｂ内に残留
させた塗布膜５をマスクとして、ゲート電極膜４を工・
ンチングし、ゲート電極６を形成する。エツチングに対
するマスクとして使用された塗布［５は、ゲート電極膜
４のエツチング終了後に除去する。

ＭＯＳ型トランジスタとしては、以下ゲート電極６をマ
スクとして、自己整合的にソーストレイン部に不純物イ
オンを注入し、欠陥除去の為アニールを行ない、層間絶
縁膜を積層し、コンタクトホールを開口後金属配線を形
成してトランジスタ形成が完了となる。

ＣＶＤ法によるゲート電［ｉＭ４の成長レートは、平坦
化部分と側面部分に於て、はぼ等しい値にできる。従っ
て第１の渭１０Ａを形成する為のホトレジスト開ロバタ
ーンの寸法は、所望のゲート電極寸法を０．５μｍ、ゲ
ート電極膜厚が４０００人である場合、第２の溝１０Ｂ
の幅を０．５μｍとする必要があるので、ゲート電極膜
４の第１の渭１０Ａの側面に成長する寸法、つまりゲー
ト電極膜厚の２倍と所望のゲート電極寸法の和となる。

よって、（０，４μｍ×２）＋０．５μｍ＝１．３μｍ
となる。

第１の渭１０Ａの深さについては、残留する塗布膜５が
ゲート電極膜のエツチングのマスクとして作用する必要
性から、ゲート電極膜厚が４０００人の場合でシリカ膜
を使用した場合、シリカ膜とゲート電極膜のエツチング
に対する選択比が１対２とすれば第１の溝の側壁に成長
したゲート電極膜の縦方向膜厚は、第１の渭１０Ａの深
さとゲート電極膜厚さの和となる為、第１の溝の深さが
４０００人であれば、ゲート電極膜の最大の厚さは８０
００人でありこれをエツチングするのに使用可能なシリ
カ膜厚は４０００人となる。よってシリカ塗布膜厚と第
１の溝の深さは４０００Å以上必要である。

第２図は本発明の第２の実施例を説明するための工程順
に示した断面斜視図であり、本発明を半導体装置に於け
る配線形成に適用した場合である。

まず第２図（ａ）に示すように、半導体基板１１上に第
１の絶縁膜１２を形成し、さらに、特定のエツチング条
件下で第１の絶縁膜よりエツチングレートが２〜３倍以
上速い、第２の絶縁膜１３を形成する。ＣＦ４系ガスを
用いる異方性エツチング法の場合、第１及び第２の絶縁
膜は酸化膜及び窒化膜が条件をみたす０次に第２図（ｂ
）に示すように、ホトリソグラフィー技術と、前記した
特定のエツチング条件で、かつ異方性を有するエツチン
グにより第２の絶縁Ｍ！Ａ１３をエツチングし、第１の
溝１４Ａを形成する。

次に第２図（ｃ）に示すように、さらにＡ１等の配線膜
１５を均一に成長させ、第２の渭１４Ｂを自己整合で形
成する。第２の溝１４Ｂは第１の渭１４Ａに比較して配
線ＷＡ１．５の側壁部成長によって狭くなる。次に第２
図（ｄ）に示すように、第２の溝１４Ｂを含む全面にホ
トレジスト等の第１の塗布膜１７を積層し、異方性エツ
チング処理により第２の溝１４Ｂ内に第１の塗布膜１７
の一部を残留させる。

次に第１図（ｅ）に示すように、残留した第１の塗布膜
１７をマスクとして配線膜１５を異方性エツチングする
。配線膜１５の膜厚と、第１の渭１４Ａの深さ分をエツ
チングした場合、第２の渭１４Ｂの幅と同等の幅の配線
１５Ａが得られる。

次に第２図（ｆ）に示すように、全面に第２の塗布膜１
８を全面に形成する。次に第１図（ｇ＞に示すように、
この第２の塗布１１１８を異方性エツチング処理し、第
１の溝１４Ａと配線１５Ａとによって構成される溝部を
第２の塗布膜１８で埋込み、平坦な表面を有する埋込み
配線の形成が完了する。

配線膜１５を異方性エツチングする場合で、配線膜１５
の膜厚分のみをエツチングした場合は第２図（ｈ）に示
す様に、第１の溝１４Ａの幅と同一幅の配線１５Ｂが得
られる。この後、エツチングのマスクとして使用した塗
布膜１７を除去することにより、第２図（ｉ）に示すよ
うに、平坦な埋込み配線１５Ｂが形成される。但し、配
線膜の厚さと第１の溝１４Ａの深さ分をエツチングした
場合に比較して配線１５Ｂの幅は広くなる。

第１の渭１４Ａの深さ及び幅や、配線膜１５の膜厚等に
ついては第１の実施例と同一の関係にあれば良い。

〔発明の効果〕

以上説明した様に本発明は、半導体基板又は絶縁膜に第
１の渭を形成し、次で全面に導電膜を形成して第１の溝
内に第２の溝を形成し、さらに塗布膜を積層して、異方
性エツチングにより塗布膜をエツチングして第２の溝内
のみに塗布膜の一部を残留させ、残留した塗布膜をマス
クとして導電膜をパターニングすることにより、既知の
ホトリソグラフィーによって形成可能なパターン寸法よ
リ、より微細なパターンを形成できる効果がある。更に
第１の溝内にパターンを形成するので、表面を平坦化す
ることがより容易となり、多層配線形成に適した半導体
装１が得られるという効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの斜視図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・半導体基板、２・・・素子分離酸化膜、３・・
・ゲート酸化膜、４・・・ゲート電極膜、５・・・塗布
膜、６−・・ゲート電極、１１・・・半導体基板、１２
・・・第１の絶縁膜、１３・・・第２の絶縁膜、１４Ａ
・・・第１の溝、１４Ｂ・・・第２の溝、１５・・・配
線膜、１５Ａ。 １５Ｂ・・・配線、１７・・・第１の塗布膜、１８・・
・第２の塗布膜、２１・・・半導体基板、２２・・・素
子分離酸化膜、２３・・・ゲート酸化膜、２４・・・ゲ
ート電極膜、２５・・・ホトレジスト膜、２６・・・ガ
ラスマスク、２７・・・パターン、２８・・・ホトレジ
スト膜（ターン、２９・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 　半導体基板または半導体基板上に形成された絶縁膜を
   パターニングして第１の溝を形成する工程と、前記第１
   の溝を含む全面に導電膜を形成し前記第１の溝内に自己
   整合的に第２の溝を形成する工程と、前記第２の溝内を
   含む全面に塗布膜を形成したのちエッチングし第２の溝
   内のみに塗布膜を残す工程と、残された前記塗布膜をマ
   スクとして前記導電膜をエッチングする工程とを含むこ
   とを特徴とする半導体装置の製造方法。