JPH0414246A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0414246A
JPH0414246A JP11734490A JP11734490A JPH0414246A JP H0414246 A JPH0414246 A JP H0414246A JP 11734490 A JP11734490 A JP 11734490A JP 11734490 A JP11734490 A JP 11734490A JP H0414246 A JPH0414246 A JP H0414246A
Authority
JP
Japan
Prior art keywords
fuse
corrosion
wiring
aluminum wiring
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11734490A
Other languages
English (en)
Other versions
JP2839636B2 (ja
Inventor
Seiji Kaki
柿 誠治
Hidetake Fujii
藤井 秀壮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11734490A priority Critical patent/JP2839636B2/ja
Publication of JPH0414246A publication Critical patent/JPH0414246A/ja
Application granted granted Critical
Publication of JP2839636B2 publication Critical patent/JP2839636B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) この発明はヒユーズに関し、例えば半導体記憶装置等に
組み込まれ、メモリリダンダンシ技術に使用されるよう
なヒユーズに関する。
(従来の技術) 従来のメモリリダンシ技術に使用されるヒユーズは、主
にポリシリコン、モリブデンシリサイドといった線状ヒ
ユーズをフィールド酸化膜上に形成し、ヒユーズ上には
CVD酸化膜、BPSG膜およびPSG膜等からなる層
間絶縁膜若しくは保護膜の機能を持つ絶縁膜を形成して
いる。
ヒユーズの切断は、これに、例えばYAGレザ等を照射
し、ポリシリコン等を溶融蒸発させ、溶断させることに
より行なわれている。
しかし、近年、メモリデバイスの、特にアルミニウム配
線の多層化により、ヒユーズ上方の絶縁膜の膜厚増加か
発生している。この絶縁膜の膜厚増加は、ヒユーズの熱
爆発力を抑える方向の荷重負荷となり、ヒユーズの溶断
を阻害している。
このため、ポリシリコン、モリブデンシリサイド等とい
ったヒユーズに変わって、アルミニウム配線をヒユーズ
に直接使用し、ヒユーズ上の絶縁膜の膜厚増加を抑える
試みが行われている。
しかし、アルミニウム配線をヒユーズに直接使用し、こ
れを切断すると、切断部が露8するため、樹脂封止した
際、切断部からの水分浸入や、樹脂中の不純物イオンに
より、アルミニウム配線に腐食(コロ−ジョン)が発生
する。また、切断部に露出するアルミニウムは内部回路
と直接つながっているため、その腐食が内部回路まで進
行する恐れもある。
(発明が解決しようとする課題) 以上のように、アルミニウム配線をヒユーズに直接使用
し、切断すると、この切断部からアルミニウム配線の腐
食が始まり、装置内部へとその腐食が進行するという問
題があった。
この発明は上記のような点に鑑み為されたものであり、
その目的は、アルミニウム配線をヒュズに直接使用し、
これを切断しても、切断部から始まるアルミニウム配線
の腐食の装置内部への進行を防止できる構造を持つヒユ
ーズを提供することにある。
[発明の構成〕 (課題を解決するための手段) この発明のヒユーズは、切断部を含む第1の金属配線層
の両端付近に第1の金属配線層より腐食しにくい導電材
料で構成された第1、第2の難腐食性配線層が電気的に
それぞれ接続されており、これらの難腐食性配線層に内
部回路と接続される第2、第3の金属配線層が電気的に
それぞれ接続されることを特徴とする。
(作用) 上記のようなヒユーズにあっては、切断部を含む第1の
金属配線層が、内部回路に接続される第2、第3の金属
配線と、−旦、難腐食性配線層を介することによっての
み、接続されるようになる。これにより−1第コの金属
配線層の切断部で始まる腐食は、難腐食性配線層で遮断
されるので、第2、第3の金属配線に腐食が及ぶことは
ほとんどなくなり、腐食の内部回路への進行が防止され
る。
(実施例) 以下、図面を参照してこの発明の一実施例に係わるヒユ
ーズについて説明する。
第1図は本発明の一実施例に係わるヒユーズの平面図、
第2図は第1図中の2−2線に沿う断面図である。
同図らに示すように、シリコン基板10の表面領域上に
はフィールド酸化膜12が形成されており、このフィー
ルド酸化膜12上には、例えばn型ポリシリコン層14
A、14Bが互いに離間されて形成されている。さらに
層間絶縁膜16がポリシリコン層14A、14Bを覆う
ように全面に形成されており、この第1の層間絶縁膜1
6には、ポリシリコン層14Aに到達するコンタクト孔
18A、18Bかそれぞれ形成され、同様に、ポリシリ
コン層14Bに到達するコンタクト孔18C,]8Dが
それぞれ形成されている。層間絶縁膜16上には、一端
がコンタクト孔18Aを介することによりポリシリコン
層14Aに電気的に接続され、他端が図示せぬ内部回路
に電気的に接続されるアルミニウム配線2OAと、一端
がコンタクト孔18Bを介することによりポリシリコン
層14Aに電気的に接続され、他端かコンタクト孔18
Cを介することによりポリシリコン層14Bに電気的に
接続されるアルミニウム配線20Bと、一端かコンタク
ト孔18Dを介することによりポリシリコン層14Bに
電気的に接続され、他端が図示せぬ内部回路と電気的に
接続されるアルミニウム配線20Cとか形成されている
さらに第2の層間絶縁膜22がアルミニウム配線20A
〜20Cを覆うように全面に形成されている。
上述のような構成のヒユーズのうち、切断部24は、両
端付近がそれぞれポリシリコン層14A、14Bに接続
されたアルミニウム配線20Bに設けられる。
切断する以前は、アルミニウム配線2OAとアルミニウ
ム配線20Cとか、ポリシリコン層14A、14B及び
アルミニウム配線20Bを介することによって導通状態
にある。
ヒユーズの切断は、切断部24に対して、例えばYAG
レーザを照射し、切断部24のアルミニウムを溶融蒸発
させ溶断することにより行なわれる。これによってアル
ミニウム配線2OAとアルミニウム配線20Cとは、互
いに分離することになり、電気的に絶縁された状態とな
る。
その他のヒユーズの切断の方法としては、例えば集束イ
オンビームを切断部24に対して照射し、この部分のア
ルミニウムをスパッタするといった方法もある。
次に、上述のような構成のヒユーズを具備する半導体装
置の好ましい一製造方法について第3図を参照して説明
する。
第3図(a)乃至(C)は、この発明の一実施例に係わ
るヒユーズ部分に着目し、それぞれ製造工程順に示した
断面図である。
まず、同図(a)に示すように、シリコン基板10の表
面領域に、例えばLOCO3法を用いてフィールド酸化
膜12を選択的に形成する。次いで、例えばCVD法を
用いてポリシリコン層を約3000人の厚みに形成し、
次いで、例えばリン(P)等のn型不純物をポリシリコ
ン層に拡散し、導体化(n型化)する。次いで、このポ
リシリコン層を、写真蝕刻法を用いてパターニングし、
フィールド酸化膜12上にポリシリコン層14A、14
Bをそれぞれ離間して形成する。このとき、図示せぬ箇
所で内部回路を構成するMOSFETのゲート電極や、
ポリシリコン内部配線等も同時にパターニングし形成す
る。
次いで、同図(b)に示すように、例えばCVD法を用
いて全面に、第]の層間絶縁膜となるCVDシリコン酸
化膜16を形成する。次いで、写真蝕刻法を用いてシリ
コン酸化膜16に、ポリシリコン層14A、14Bに到
達するコンタクト孔18A〜18Dを形成する。
次いで、同図(C)に示すように、例えばスパッタ法を
用いて全面に、アルミニウム層を形成し、次いで、この
アルミニウム層を、写真蝕刻法を用いてパターニングし
、コンタクト孔18Aを介してポリシリコン層14Aに
接続されるアルミニウム配線20A1コンタクト孔18
B、18Cを介してポリシリコン層14A、14Bに互
いに接続されるアルミニウム配線20B1及びコンタク
ト孔18Dを介してポリシリコン層14Bに接続される
アルミニウム配線20Cをそれぞれ形成する。このとき
、図示せぬ箇所で内部回路同士を互いに接続するアルミ
ニウム内部配線等も同時にパターニングし形成する。次
いて、例えばCVD法を用いて第2の層間絶縁膜となる
CVDシリコン酸化膜22を形成する。
以上のような工程をもって、この発明の一実施例に係わ
るヒユーズを具備する半導体装置か製造される。
上述のような構成のヒユーズによれば、切断部24を含
むアルミニウム配線2OBが、−旦、ポリシリコン層1
4A1若しくは14Bを介して内部回路に接続されるア
ルミニウム配線2OA及び20Cにそれぞれ接続される
ので、切断部24を含む配線20Bのアルミニウムが直
接内部回路に通しない構造となっている。ポリシリコン
は、アルミニウムより腐食に対する耐性が強い。これに
より、樹脂封止の際、透湿による水分の浸入、あるいは
樹脂中の不純物イオンによって切断部24から始まる腐
食は、ポリシリコン層14A、若しくは14Bで遮断さ
れ、内部回路に通しるアルミニウム配線2OA、20B
には及ばなくなる。
したかって、アルミニウム配線20Bをヒユーズとし、
これを切断しても、内部回路への腐食の進行か防止され
る。
さらに、従来のポリシリコンを切断するヒュズと比較し
、切断部24かアルミニウム配線20Bに存在すること
によって切断部上、即ちヒユーズ上の絶縁膜の膜厚を薄
くてきる。これにより、アルミニウム配線の多層化か進
展しても、ヒユーズの溶断を行い易い構造となり、集積
度の高い大規模容量の半導体記憶装置(16M、64M
、25EiM・・)におけるメモリリダンダンシ技術に
最適なヒュズとなる。
なお、腐食を遮断するポリシリコン層14A、14Bは
ポリシリコンに限らす、その他の腐食しにくい難腐食性
の導体層で代替することも可能である。例えばモリブデ
ンシリサイド等の各種シリサイド等が挙げられる。
また、腐食の進行を遮断する導体層には、製造方法で述
べたようなヒユーズを構成するアルミニウム層より以前
に形成されるMOSFETのゲート電極や、メモリなら
ば、例えばビット線を構成するポリシリコン層等を用い
ることが好ましい。
このように、MOSFETのゲート電極等と腐食の進行
を遮断する導体層とを同一の導体層を用いてそれぞれ形
成すれば、例えばゲート電極等をバターニングする際に
用いるマスク(レチクル)パターンの変更等たけで、即
ち、製造工程の増加なくこの発明に係わるヒユーズを形
成できる。
もちろん、腐食の進行を遮断する導体層に通じるコンタ
クト孔18A〜18D1あるいは切断部を含むアルミニ
ウム配線20Bも、マスクパターンの変更等だけで形成
できることは言うまでもない。
尚、この発明は上記実施例に限定されることはなく、そ
の要旨を逸脱しない範囲で、種々変形して実施できるこ
とは勿論である。
[発明の効果コ 以上説明したように、この発明によれば、アルミニウム
配線をヒユーズに直接使用し、これを溶断しても、切断
部から始まるアルミニウム配線の腐食か装置内部へ進行
しない構造を持つヒユーズを提供できる。
【図面の簡単な説明】 第1図はこの発明の一実施例に係わるヒユーズの平面図
、第2図は第1図中の2−2線に沿う断面図、第3図(
a)〜(c)はこの発明の一実施例に係わるヒユーズの
好ましい一製造方法について製造工程順にそれぞれ示し
た断面図である。 10・・・シリコン基板、12・・・フィールド酸化膜
、14A、B・・・ポリシリコン層、16・・・第1の
層間絶縁膜、18A〜18D・・・コンタクト孔、20
A〜20C・・・アルミニウム配線層、22・・・第2
の層間絶縁膜。

Claims (1)

  1. 【特許請求の範囲】  切断部を含む第1の金属配線層と、 前記第1の金属配線層の両端付近に電気的にそれぞれ接
    続され、前記第1の金属配線層より腐食しにくい材料で
    構成された第1、第2の難腐食性配線層と、 前記第1、第2の難腐食性配線層に電気的にそれぞれ接
    続され、かつ内部回路にそれぞれ接続される第2、第3
    の金属配線層とを具備することを特徴とするヒューズ。
JP11734490A 1990-05-07 1990-05-07 半導体装置およびその製造方法 Expired - Fee Related JP2839636B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11734490A JP2839636B2 (ja) 1990-05-07 1990-05-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11734490A JP2839636B2 (ja) 1990-05-07 1990-05-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0414246A true JPH0414246A (ja) 1992-01-20
JP2839636B2 JP2839636B2 (ja) 1998-12-16

Family

ID=14709382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11734490A Expired - Fee Related JP2839636B2 (ja) 1990-05-07 1990-05-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2839636B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792441A (en) * 1996-10-11 1998-08-11 Pulp And Paper Research Institute Of Canada Fixed-resin bed technologies for the treatment of the chlorine dioxide generator effluent and feeds stream
US6040615A (en) * 1997-11-20 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with moisture resistant fuse portion
KR100435084B1 (ko) * 2001-05-24 2004-06-09 엔이씨 일렉트로닉스 가부시키가이샤 반도체 장치와 퓨즈 절단 방법
JP2005019989A (ja) * 2003-06-24 2005-01-20 Samsung Electronics Co Ltd 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法
WO2007063044A2 (en) 2005-11-30 2007-06-07 International Business Machines Corporation Laser fuse structures for high power applications
US7495309B2 (en) 2002-01-31 2009-02-24 Fujitsu Limited Semiconductor device and manufacturing method thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792441A (en) * 1996-10-11 1998-08-11 Pulp And Paper Research Institute Of Canada Fixed-resin bed technologies for the treatment of the chlorine dioxide generator effluent and feeds stream
US6040615A (en) * 1997-11-20 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with moisture resistant fuse portion
KR100435084B1 (ko) * 2001-05-24 2004-06-09 엔이씨 일렉트로닉스 가부시키가이샤 반도체 장치와 퓨즈 절단 방법
US7495309B2 (en) 2002-01-31 2009-02-24 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2005019989A (ja) * 2003-06-24 2005-01-20 Samsung Electronics Co Ltd 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法
WO2007063044A2 (en) 2005-11-30 2007-06-07 International Business Machines Corporation Laser fuse structures for high power applications
WO2007063044A3 (en) * 2005-11-30 2007-11-08 Ibm Laser fuse structures for high power applications

Also Published As

Publication number Publication date
JP2839636B2 (ja) 1998-12-16

Similar Documents

Publication Publication Date Title
JP4856523B2 (ja) 半導体構造体及び半導体構造体を製造する方法
JP3256603B2 (ja) 半導体装置及びその製造方法
CN1315166C (zh) 形成可熔断连接的方法
US6100116A (en) Method to form a protected metal fuse
JPH09153545A (ja) 半導体装置及びその製造方法
KR0164945B1 (ko) 반도체 메모리 장치
US6991971B2 (en) Method for fabricating a triple damascene fuse
TW201019456A (en) Fuse structure and method for fabricating the same
JP5537137B2 (ja) 半導体装置および半導体装置の製造方法
JP3572738B2 (ja) 半導体装置及びその製造方法
JP4455819B2 (ja) 半導体素子のヒューズの形成法
JPH0414246A (ja) 半導体装置およびその製造方法
JP3489088B2 (ja) 冗長手段を有する半導体装置及びその製造方法
KR0161379B1 (ko) 반도체 소자의 다층배선 및 그 제조방법
US6228735B1 (en) Method of fabricating thin-film transistor
US5087578A (en) Semiconductor device having multi-layered wiring
US7537969B2 (en) Fuse structure having reduced heat dissipation towards the substrate
KR100399062B1 (ko) 반도체소자의 퓨즈구조 및 그 제조방법
JP2001077202A (ja) 半導体集積回路装置及びその製造方法
JP4202077B2 (ja) ヒューズの切断方法
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
KR0146264B1 (ko) 퓨즈링크를 가지는 금속배선의 제조방법
KR20000051280A (ko) 반도체장치의 퓨즈 형성방법
KR100532977B1 (ko) 반도체 메모리의 퓨즈부 제조방법_
JPH09270425A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees