JPH0413682Y2 - - Google Patents

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JPH0413682Y2
JPH0413682Y2 JP1825783U JP1825783U JPH0413682Y2 JP H0413682 Y2 JPH0413682 Y2 JP H0413682Y2 JP 1825783 U JP1825783 U JP 1825783U JP 1825783 U JP1825783 U JP 1825783U JP H0413682 Y2 JPH0413682 Y2 JP H0413682Y2
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switch
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JP1825783U
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Description

【考案の詳細な説明】 本考案は、2重化構成の電流出力回路の制御回
路に関し、更に詳しくは電流源の消費電力を大幅
に削減した出力電流の2重化制御回路に関する。
複数チヤネル(例えば8チヤネル)の電流の制
御出力回路を1個のプリント板に実装する場合、
回路の信頼性を向上させるために2重化構成を採
る場合がある。第1図は、従来のこの種の電流出
力回路の1チヤネル分を示す電気的構成図であ
る。図において、10は第1の電流出力回路、2
0は第2の電流出力回路である。これら電流出力
回路の出力は逆流防止ダイオードD1,D11を経て
相互接続され、共通出力は外部操作端30を駆動
するようになつている。操作端としては、例えば
図に示すような調節弁が用いられる。電流出力回
路10,20の構成はそれぞれ以下のとおりであ
る。
1,11はそれぞれの出力値が外部設定可能な
電流源、R1,R11はそれぞれ電流源と直列接続さ
れた電流電圧変換用抵抗、SW1,SW11はそれぞ
れ電流源1,11を内部で短絡するためのスイツ
チである。これらスイツチの一端はそれぞれ抵抗
R1,R11と接続され、他端はいずれも接地されて
いる。2,12はそれぞれ上位の制御装置からの
指令信号を受けて、スイツチSW1,SW11のうち
の何れをオンにするかを決定するための切換回路
である。図に示す上位指令は、上位の制御装置か
らの指令信号である。切換回路2,12は相互に
情報を交換し合つて、SW1,SW11に同時にオン
或はオフとなる信号を与えないようになつてい
る。切換回路2,12として例えばフリツプフロ
ツプを用いると、スイツチSW1,SW11が同時に
オン又はオフにならないようにすることができ
る。
このような切換回路としては、例えば第2図に
示すような公知の回路がある。この回路では、先
に上位指令を受けた切換回路のフリツプ・フロツ
プがセツトされて対応するスイツチを開き、この
フリツプ・フロツプがリセツトされたところで、
他方の切換回路のフリツプ・フロツプがセツトさ
れて対応するスイツチを開く。
前述した切換回路2と12の間で相互に交換し
合う情報は、第2図に示す2個のゲートの間で授
受される信号である。
このような構成の電流出力回路10と20は、
上位の制御装置から出力設定値と上位指令を受
け、上位指令により選択された側の電流出力回路
が出力設定値に応じた電流出力を外部操作端30
に与えて駆動する。
このような構成の従来回路においては、出力側
の電流出力回路に異常が起きて待機している側の
出力回路に切換える必要が生じたとき、切換えを
スムーズに行うため待機側回路にも常時出力側と
同じ量の電流を流していた。1枚のプリント板に
複数の電流出力回路を搭載する場合、多点チヤネ
ルの数に応じて電流を流していることになり、無
駄な電流の分だけ電源の容量も大きいものを必要
とした。
本考案は、このような点に鑑みてなされたもの
であつて、電流源に与える設定値を出力時と待機
時とで異ならしめるような設定値の切換回路を設
け、待機時のものはその出力を0近辺に保持する
ようにして無駄な電流の消費を省き電源の容量を
小さくすることができる出力電流の2重化制御回
路を実現したものである。
以下、図面を参照して本考案を詳細に説明す
る。
第3図は、本考案の一実施例を示す電気的構成
図である。第1図と同一のものは、同一の番号を
付して示す。図において、10′は第1の電流出
力回路、20′は第2の電流出力回路である。3,
13はそれぞれ電流源1,11に出力時の設定値
を与える第1の出力設定器、4,14は同じく電
流源1,11に待機時の設定値を与える第2の出
力設定器である。SW2,SW12はこれら第1及び
第2の出力設定器のうち何れか一方を選択してそ
の出力を電流源1,11に与える切換スイツチで
ある。その他の構成は第1図と同様である。この
ように構成された回路の動作を説明すれば、以下
のとおりである。
第1の電流出力回路10′から操作端30に電
流が出力されている場合を考える。このとき、切
換スイツチWSW2は第1の出力設定器3側に倒さ
れ、電流源1は設定器3で設定された値の電流を
出力する。短絡用スイツチSW1は、切換回路2か
らの出力によりオフになつている。このとき、第
2の電流出力回路20′では、切換スイツチSW12
が第2の出力設定器14側に倒され、電流源11
は設定器14で設定された値の電流を出力すると
ともに、短絡用スイツチSW1は、切換回路12か
らの出力によりオンになつている。従つて、第2
の電流出力回路20′からは外部に電流が出力さ
れることはない。この状態で、第1の電流出力回
路1′から電流が外部操作端に向けて出力される。
この出力電流は、第2の電流出力回路20′の方
にも流れ込もうとするが逆流防止ダイオードD11
に阻止される。従つて、全ての出力電流が操作端
30に供給される。これによつて、操作端例えば
調節弁の弁開度が最適な値に調節される。出力電
流の範囲としては、例えば4〜20mAが用いられ
る。
待機側の電流出力回路20′においては、第2
の出力設定器14で設定された値が電流源11か
ら出力されている。待機時の出力電流値として
は、例えば0mAが出力される。即ち、電流は流
れない。従つてこのときのパワーは少くてすむ。
このように構成された2重化構成の電流出力回路
では、定期的に出力電流のチエツクを行う必要が
あり、チエツク時に電流出力回路がそれまでの出
力回路10′から待機中の出力回路20′に切換わ
る。切換わりに際し、出力設定器はそれまでの待
機側設定器14から出力側設定器13に切換わ
り、それまでの出力値と同一の値が出力される。
また、短絡用スイツチはSW1がオンになり、SW2
がオフになる。待機側の回路が出力側に変わつた
瞬間には、出力電流は0mAになる。しかし、切
換スイツチSW12の14から13への切換わりが
フイールドの応答時間に影響を与えぬほど短けれ
ば、出力が0mAになる期間は十分短いため問題
はない。このとき、電流出力回路10′では、電
流源1のチエツクが行われる。チエツクは電流源
1に例えば4mAを流し、このとき検出抵抗R11
生じる電圧降下をモニタすることにより行われ
る。異常がなかつたら再び元の状態に復帰し、異
常があつたら出力回路20′から常時電流が出力
されるようになる。
上述の説明では、回路10′を出力側、回路2
0′を待機側にとつた場合を例にとつたがこれに
限る必要はなく、回路20′を出力側、回路1
0′を待機側にとつても全く同様である。このよ
うに、本考案回路によれば従来回路で消費してい
た量よりも、電流源の容量が大幅に削減される。
例えば8チヤネル出力の場合その電流量は約1/8
になる。このため、出力電流を与えるための電源
の消費電力が従来の約半分ですむ。
以上、詳細に説明したように、本考案によれば
電流源に与える設定値を出力時と待機時とで異な
らしめるような設定値の切換回路を設け、待機時
のものはその出力を0近辺に保持するようにして
無駄な電流の消費を省き電源の容量を小さくする
ことができる電流の2重化制御回路を実現するこ
とができる。
【図面の簡単な説明】
第1図及び第2図は従来回路の構成を示す図、
第3図は本考案の一実施例を示す電気的構成図で
ある。 1,11……電流源、2,12……切換回路、
3,13……第1の出力設定器、4,14……第
2の出力設定器、10,10′……第1の電流出
力回路、20,20′……第2の電流出力回路、
30……操作端、R1,R11……抵抗、S1,S11
S2,S12……スイツチ、D1,D11……ダイオード。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数の出力電流をそれぞれ対応する外部操作端
    に出力するように構成されたシステムに使用され
    るものであつて、その出力が外部から可変できる
    電流源と、該電流源に出力時の設定値を与える第
    1の出力設定器と、同じく待機時の設定値を与え
    る第2の出力設定器と、これら第1及び第2の出
    力設定器の何れかを選択してその出力を電流源に
    与える第1のスイツチと、電流源を内部で短絡す
    る第2のスイツチと、該第2のスイツチのオンオ
    フを制御する切換回路とにより構成されてなる電
    流出力回路を2組有し、各電流出力回路の切換回
    路は相互接続されて互いに情報を交換し合い、各
    出力回路は逆流阻止ダイオードを経て相互接続さ
    れるように構成されたことを特徴とする出力電流
    の2重化制御回路。
JP1825783U 1983-02-10 1983-02-10 出力電流の2重化制御回路 Granted JPS59126302U (ja)

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JP1825783U JPS59126302U (ja) 1983-02-10 1983-02-10 出力電流の2重化制御回路

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JP1825783U JPS59126302U (ja) 1983-02-10 1983-02-10 出力電流の2重化制御回路

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Publication Number Publication Date
JPS59126302U JPS59126302U (ja) 1984-08-25
JPH0413682Y2 true JPH0413682Y2 (ja) 1992-03-30

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ID=30149460

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JP1825783U Granted JPS59126302U (ja) 1983-02-10 1983-02-10 出力電流の2重化制御回路

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JPS59126302U (ja) 1984-08-25

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