JPH04135259A - 入出力インタフェイストレース情報保存装置 - Google Patents
入出力インタフェイストレース情報保存装置Info
- Publication number
- JPH04135259A JPH04135259A JP2258736A JP25873690A JPH04135259A JP H04135259 A JPH04135259 A JP H04135259A JP 2258736 A JP2258736 A JP 2258736A JP 25873690 A JP25873690 A JP 25873690A JP H04135259 A JPH04135259 A JP H04135259A
- Authority
- JP
- Japan
- Prior art keywords
- trace information
- interface
- information storage
- cpu
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 9
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は人出力インタフエイストレース情報保存装置に
関し、特に入出力装置と中央処理装置とのＩ１０インタ
フェイスに関する情報をトレースした入出力インタフェ
イストレース情報を保存する装置に関する。
関し、特に入出力装置と中央処理装置とのＩ１０インタ
フェイスに関する情報をトレースした入出力インタフェ
イストレース情報を保存する装置に関する。
従来技術
Ｉ１０インタフェイストレース情報を保存する場合、従
来は以下の方式がとられていた。
来は以下の方式がとられていた。
すなわち、中央処理装置（以下ＣＰＵ）が人出力ポート
（以下Ｉ１０ポート）に送信データを送信し、またはＩ
１０ポートから受信データを受信するたびに、ＣＰＵ上
のソフトウェアが予め定められたＲＡＭの所定の位置に
上述の送受信データを格納している。
（以下Ｉ１０ポート）に送信データを送信し、またはＩ
１０ポートから受信データを受信するたびに、ＣＰＵ上
のソフトウェアが予め定められたＲＡＭの所定の位置に
上述の送受信データを格納している。
このためＣＰＵ上のソフトウェアは、通信処理の他、送
受信データのＲＡＭへの書込処理を行わなければならす
、ソフトウェアに過大な負荷がかかる。この結果、イン
クフェイスシステムの処理の遅延を招くという欠点があ
る。
受信データのＲＡＭへの書込処理を行わなければならす
、ソフトウェアに過大な負荷がかかる。この結果、イン
クフェイスシステムの処理の遅延を招くという欠点があ
る。
発明の目的
本発明の目的は、ソフ）・ウェアのインタフェイス時間
の遅れをなくすようにした人出力インクフエイストレー
ス情報保存装置を提供することにある。
の遅れをなくすようにした人出力インクフエイストレー
ス情報保存装置を提供することにある。
発明の構成
本発明によれば、複数の処理装置かその間に配置された
インタフェイス回路を介して送受信データを授受する装
置であって、前記送受信データを格納するトレース情報
保存用格納手段と、前記処理装置からの信号に応答して
前記トレース情報保存用格納手段に対するアドレスを発
生するトレース情報保存アドレス指定手段とを含むこと
を特徴とする入出力インタフェイストレース情報保存装
置が得られる。
インタフェイス回路を介して送受信データを授受する装
置であって、前記送受信データを格納するトレース情報
保存用格納手段と、前記処理装置からの信号に応答して
前記トレース情報保存用格納手段に対するアドレスを発
生するトレース情報保存アドレス指定手段とを含むこと
を特徴とする入出力インタフェイストレース情報保存装
置が得られる。
実施例
次に本発明の一実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図を参照すると、本発明の一実施例を含むシステム
は、Ｉ１０インタフェイス処理を行う第１および第２の
ＣＰＵＩおよび２、第１のＣＰＵ１に対して出力および
第２のＣＰＵ２に対して人力となる第１のＩ１０ポート
３、第１のＣＰＵＩに対して入力および第２のＣＰＵ２
に対して出力となる第２のＩ１０ポート４、第１のＣＰ
ＬＩＩからＩ１０インタフェイス６を介して８ビツトの
インタフェイストレース情報６を格納するトレース情報
保存用ＲＡＭ５、このＲＡＭ５に対して１２ビツトのア
ドレス情報を自動的に生成するトレース情報保存アドレ
ス指定回路９および第１のＣＰＵ１からのＩ１０書込指
示否定１０ＷＲ信号およびＩ１０読出指示否定１０ＲＤ
信号との論理積をとりトレース情報保存アドレス指定回
路９およびトレース情報保存用ＲＡＭ５にアクティブ信
号８として供給するアントゲート１０を含む。
は、Ｉ１０インタフェイス処理を行う第１および第２の
ＣＰＵＩおよび２、第１のＣＰＵ１に対して出力および
第２のＣＰＵ２に対して人力となる第１のＩ１０ポート
３、第１のＣＰＵＩに対して入力および第２のＣＰＵ２
に対して出力となる第２のＩ１０ポート４、第１のＣＰ
ＬＩＩからＩ１０インタフェイス６を介して８ビツトの
インタフェイストレース情報６を格納するトレース情報
保存用ＲＡＭ５、このＲＡＭ５に対して１２ビツトのア
ドレス情報を自動的に生成するトレース情報保存アドレ
ス指定回路９および第１のＣＰＵ１からのＩ１０書込指
示否定１０ＷＲ信号およびＩ１０読出指示否定１０ＲＤ
信号との論理積をとりトレース情報保存アドレス指定回
路９およびトレース情報保存用ＲＡＭ５にアクティブ信
号８として供給するアントゲート１０を含む。
このアンドゲート１０からのアクティブ信号８はアドレ
ス指定回路９に対してカウントアツプ信号として与えら
れるとともに、ＲＡＭ５に対してデータ書込タイミング
信号として与えられる。
ス指定回路９に対してカウントアツプ信号として与えら
れるとともに、ＲＡＭ５に対してデータ書込タイミング
信号として与えられる。
次に、本発明の一実施例の特徴の１つであるｌ・レース
情報保存アドレス指定回路の一例について詳細に説明す
る。第２図を参照すると、第１図のトレース情報保存ア
ドレス指定回路９の一例は、アクティブ信号８に応答し
てカウントアツプする第１のカウンタ１２、この第１の
カウンタ］２のキャリ出力によりカウントアツプする第
２のカウンタ１３、およびこの第２のカウンタ１３のキ
ャリ出力によりカウントアツプし、キャリ出力１５を各
カウンタのリセット端子に与える第３のカウンタ１４を
含む。
情報保存アドレス指定回路の一例について詳細に説明す
る。第２図を参照すると、第１図のトレース情報保存ア
ドレス指定回路９の一例は、アクティブ信号８に応答し
てカウントアツプする第１のカウンタ１２、この第１の
カウンタ］２のキャリ出力によりカウントアツプする第
２のカウンタ１３、およびこの第２のカウンタ１３のキ
ャリ出力によりカウントアツプし、キャリ出力１５を各
カウンタのリセット端子に与える第３のカウンタ１４を
含む。
このトレース情報保存アドレス指定回路９の出カフが最
大アドレスまで増加された後、さらに信号８により回路
９の出カフがカウントアツプされると出カフは全て“０
”を示すアドレスに戻され順次アドレスが増加される。
大アドレスまで増加された後、さらに信号８により回路
９の出カフがカウントアツプされると出カフは全て“０
”を示すアドレスに戻され順次アドレスが増加される。
次に本発明の一実施例を含むシステムの動作について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第１図を参照すると、第１のＣＰＵＩから第２のＣＰＵ
２へのデータ送信のため、第１のＣＰＵ１は第１のポー
ト３に対し送信を行なうとき、１０ＷＲ信号に変化が生
する。この変化は、アントケート１０の出力であるアク
ティブ信号８に変化が生ずる。この変化によりトレース
情報保存アドレス指定回路９のアドレス７で示されるト
レース情報保存用ＲＡＭ５の位置に、第１のＣＰＵＩか
ら与えられるインタフェイストレース情報６か記憶され
る。
２へのデータ送信のため、第１のＣＰＵ１は第１のポー
ト３に対し送信を行なうとき、１０ＷＲ信号に変化が生
する。この変化は、アントケート１０の出力であるアク
ティブ信号８に変化が生ずる。この変化によりトレース
情報保存アドレス指定回路９のアドレス７で示されるト
レース情報保存用ＲＡＭ５の位置に、第１のＣＰＵＩか
ら与えられるインタフェイストレース情報６か記憶され
る。
次に第２のＣＰＵ２から第１のＣＰＵＩヘプタを送信す
るときは、第２のＣＰＵ２から第２の１１０ポート４ヘ
データを与える。次に、第２の１１０ポート４から第１
のＣＰＵＩにデータが供給される。このときＩ ＯＲ＋
）信号に変化か生じ、アントゲート１０の出力であるア
クティブ信号８も変化する。この変化によりトレース情
報保存アドレス指定回路９からのアドレス７で示される
トレース情報保存用ＲＡＭ５の位置に、第１のＣＰＵＩ
に与えられる情報６か記憶される。
るときは、第２のＣＰＵ２から第２の１１０ポート４ヘ
データを与える。次に、第２の１１０ポート４から第１
のＣＰＵＩにデータが供給される。このときＩ ＯＲ＋
）信号に変化か生じ、アントゲート１０の出力であるア
クティブ信号８も変化する。この変化によりトレース情
報保存アドレス指定回路９からのアドレス７で示される
トレース情報保存用ＲＡＭ５の位置に、第１のＣＰＵＩ
に与えられる情報６か記憶される。
第１および第２図を参照すると、第１のＣＰＵＩかＩ１
０ポートに対してライトまたはリードを行った時アント
ケート］０の出力８か変化する。
０ポートに対してライトまたはリードを行った時アント
ケート］０の出力８か変化する。
この変化により第１のカウンタ］２かインクリメントさ
れ、その結果７か出力される。
れ、その結果７か出力される。
これらの動作の繰返しにより、第１のＣＰＵ１がＩ１０
インクフェイスとしてＩ１０ライトまたはＩ１０リード
を行うたびに、トレース情報保存用ＲＡＭ５にインタフ
ェイス情報か順次格納される。
インクフェイスとしてＩ１０ライトまたはＩ１０リード
を行うたびに、トレース情報保存用ＲＡＭ５にインタフ
ェイス情報か順次格納される。
第２図に示される第１のカウンタ１２からキャリに応答
して第２のカウンタ１３がインクリメントされる。また
、この第２のカウンタ１３からのキャリに応答して第３
のカウンタ１４がインクリメントされる。この第３のカ
ウンタ１４からのキャリ１５は、第１〜第３のカウンタ
１２〜１４のリセット端子に与えられ、これらカウンタ
１２〜１４をリセットし出カフか“０”となる。
して第２のカウンタ１３がインクリメントされる。また
、この第２のカウンタ１３からのキャリに応答して第３
のカウンタ１４がインクリメントされる。この第３のカ
ウンタ１４からのキャリ１５は、第１〜第３のカウンタ
１２〜１４のリセット端子に与えられ、これらカウンタ
１２〜１４をリセットし出カフか“０”となる。
すなわち、ＣＰＵ］または２かＩ１０ポートに対してＩ
１０ライトまたはＩ１０リードを行う毎に、保存するＲ
ＡＭ５のアドレスは１つずつインクリメントされ、最後
のエリアに格納されたあと、先頭番地からの格納を再び
開始するリンクバッファ形式の保存となる。
１０ライトまたはＩ１０リードを行う毎に、保存するＲ
ＡＭ５のアドレスは１つずつインクリメントされ、最後
のエリアに格納されたあと、先頭番地からの格納を再び
開始するリンクバッファ形式の保存となる。
発明の効果
本発明によれば、Ｉ１０ポートに対する送受信データを
格納するトレース情報保存用ＲＡＭとトレース情報保存
アドレス指定回路を有することにより、ソフトウェアの
インタフェイス時間の遅れをなくすという効果がある。
格納するトレース情報保存用ＲＡＭとトレース情報保存
アドレス指定回路を有することにより、ソフトウェアの
インタフェイス時間の遅れをなくすという効果がある。
第１図は本発明の一実施例を含むシステムを示す図、第
２図は本発明の一実施例の特徴を示す図である。 主要部分の符号の説明 １．２・・・・・ＣＰＵ ３．４・・・・・Ｉ１０ポート ５・・・・・・トレース情報保存用ＲＡＭ９・・・・・
トレース情報保存アドレス指定回路 １０・・・・・アンドケート １２．１Ｂ。 ］４・・・・・・カウンタ
２図は本発明の一実施例の特徴を示す図である。 主要部分の符号の説明 １．２・・・・・ＣＰＵ ３．４・・・・・Ｉ１０ポート ５・・・・・・トレース情報保存用ＲＡＭ９・・・・・
トレース情報保存アドレス指定回路 １０・・・・・アンドケート １２．１Ｂ。 ］４・・・・・・カウンタ
Claims (1)
- （１）複数の処理装置がその間に配置されたインタフェ
イス回路を介して送受信データを授受する装置であって
、前記送受信データを格納するトレース情報保存用格納
手段と、前記処理装置からの信号に応答して前記トレー
ス情報保存用格納手段に対するアドレスを発生するトレ
ース情報保存アドレス指定手段とを含むことを特徴とす
る入出力インタフェイストレース情報保存装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258736A JPH04135259A (ja) | 1990-09-27 | 1990-09-27 | 入出力インタフェイストレース情報保存装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258736A JPH04135259A (ja) | 1990-09-27 | 1990-09-27 | 入出力インタフェイストレース情報保存装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04135259A true JPH04135259A (ja) | 1992-05-08 |
Family
ID=17324372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258736A Pending JPH04135259A (ja) | 1990-09-27 | 1990-09-27 | 入出力インタフェイストレース情報保存装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04135259A (ja) |
-
1990
- 1990-09-27 JP JP2258736A patent/JPH04135259A/ja active Pending
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