JPH04129092A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH04129092A JPH04129092A JP2250490A JP25049090A JPH04129092A JP H04129092 A JPH04129092 A JP H04129092A JP 2250490 A JP2250490 A JP 2250490A JP 25049090 A JP25049090 A JP 25049090A JP H04129092 A JPH04129092 A JP H04129092A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000004913 activation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 101001017969 Homo sapiens Leukotriene B4 receptor 2 Proteins 0.000 description 5
- 101000761698 Hydrophis hardwickii Short neurotoxin 1 Proteins 0.000 description 5
- 102100033375 Leukotriene B4 receptor 2 Human genes 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 101100236208 Homo sapiens LTB4R gene Proteins 0.000 description 2
- 102100033374 Leukotriene B4 receptor 1 Human genes 0.000 description 2
- 101100437750 Schizosaccharomyces pombe (strain 972 / ATCC 24843) blt1 gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置、特に電気的に消
去が可能なＥＥＰＲＯＭに関するものである。
去が可能なＥＥＰＲＯＭに関するものである。
第４図は、従来の不揮発性半導体記憶装置の基本構成を
示す回路図である。１個のメモリセルは、１個のトラン
ジスタと１個のメモリトランジスタで構成される。図に
おいて、（１）はトランジスタ、（２）はメモリトラン
ジスタ、（３）は行方向のワード線、（４）は列方向の
ビット線、（５）はコントロールゲート線、（６）はｌ
１０ｍ、（７）は電流センスアンプ、（８）はＹゲート
線である。トランジスタ（１）Ｑｌのドレインはビット
線（４）ＢＬＩに接続され、ゲートはワード線（３）Ｗ
Ｌに接続され、ソースはメモリトランジスタ（２）Ｍｌ
のドレインに接続される。トランジスタ（１）Ｑ２のド
レインはビット線（４）ＢＬ２に接続され、ゲートはワ
ード線（３）ＷＬに接続され、ソースはメモリトランジ
スタ（２）Ｍ２のドレインに接続される。メモリトラン
ジスタ（２）Ｍｌ、Ｍ２のコントロールゲートは共通に
コントロールゲート線（５）ＣＧＬに接続され、ソース
は共通にトランジスタ（１）Ｑ３のドレインに接続され
る。トランジスタ（１）Ｑ３のゲートはソース線選択信
号ＳＬに接続され、ソースは接地される。トランジスタ
（１）Ｑ４のドレインはＩ１０線（６）に接続され、ゲ
ートはＹゲート線（８）￥１に接続され、ソースはビッ
ト線（４）ＢＬＩに接続される。トランジスタ（１）Ｑ
５のドレインはＩ１０線（６）に接続され、ゲートはＹ
ゲート線（８）Ｙ２に接続され、ソースはビット線（４
）Ｂ Ｌ ２に接続される。Ｉ１０線（６）は電流セン
スアンプ（７）に接続される。電流センスアンプ（７）
は、読み出し時のデイスターブ（フローティングゲート
に蓄積された電子がビット線（４）の電位によりわずか
ながら抜けていくこと）を抑えるためにビット線（４）
の電位を１■ないし１．５■に保ち、ビット線（４）、
Ｉ１０線（６）に電流が流れるか否かを検出する。
示す回路図である。１個のメモリセルは、１個のトラン
ジスタと１個のメモリトランジスタで構成される。図に
おいて、（１）はトランジスタ、（２）はメモリトラン
ジスタ、（３）は行方向のワード線、（４）は列方向の
ビット線、（５）はコントロールゲート線、（６）はｌ
１０ｍ、（７）は電流センスアンプ、（８）はＹゲート
線である。トランジスタ（１）Ｑｌのドレインはビット
線（４）ＢＬＩに接続され、ゲートはワード線（３）Ｗ
Ｌに接続され、ソースはメモリトランジスタ（２）Ｍｌ
のドレインに接続される。トランジスタ（１）Ｑ２のド
レインはビット線（４）ＢＬ２に接続され、ゲートはワ
ード線（３）ＷＬに接続され、ソースはメモリトランジ
スタ（２）Ｍ２のドレインに接続される。メモリトラン
ジスタ（２）Ｍｌ、Ｍ２のコントロールゲートは共通に
コントロールゲート線（５）ＣＧＬに接続され、ソース
は共通にトランジスタ（１）Ｑ３のドレインに接続され
る。トランジスタ（１）Ｑ３のゲートはソース線選択信
号ＳＬに接続され、ソースは接地される。トランジスタ
（１）Ｑ４のドレインはＩ１０線（６）に接続され、ゲ
ートはＹゲート線（８）￥１に接続され、ソースはビッ
ト線（４）ＢＬＩに接続される。トランジスタ（１）Ｑ
５のドレインはＩ１０線（６）に接続され、ゲートはＹ
ゲート線（８）Ｙ２に接続され、ソースはビット線（４
）Ｂ Ｌ ２に接続される。Ｉ１０線（６）は電流セン
スアンプ（７）に接続される。電流センスアンプ（７）
は、読み出し時のデイスターブ（フローティングゲート
に蓄積された電子がビット線（４）の電位によりわずか
ながら抜けていくこと）を抑えるためにビット線（４）
の電位を１■ないし１．５■に保ち、ビット線（４）、
Ｉ１０線（６）に電流が流れるか否かを検出する。
次に動作について説明する。
まず書き込みについて説明する。メモリトランジスタ（
２）Ｍｌに“１″を書き込み、メモリトランジスタ（２
）Ｍ２に°０”を書き込む場合について考える。書き込
みには消去とプログラムがある。
２）Ｍｌに“１″を書き込み、メモリトランジスタ（２
）Ｍ２に°０”を書き込む場合について考える。書き込
みには消去とプログラムがある。
まず、消去が行なわれる。消去では、ソース線選択信号
ＳＬは″Ｈ”になりメモリトランジスタ（２）Ｍｌ、Ｍ
２のソースは接地される。ワード線（３）ＷＬとコント
ロールゲート線（５）ＣＧＬは高電圧になり、ビット線
（４）ＢＬＩ、ＢＬ２は“Ｌ”になる。それによって、
メモリトランジスタ（２）Ｍｌ、Ｍ２のフローティング
ゲートに電子が注入されてしきい値は高くなる。この状
態が、°１“に対応する。
ＳＬは″Ｈ”になりメモリトランジスタ（２）Ｍｌ、Ｍ
２のソースは接地される。ワード線（３）ＷＬとコント
ロールゲート線（５）ＣＧＬは高電圧になり、ビット線
（４）ＢＬＩ、ＢＬ２は“Ｌ”になる。それによって、
メモリトランジスタ（２）Ｍｌ、Ｍ２のフローティング
ゲートに電子が注入されてしきい値は高くなる。この状
態が、°１“に対応する。
次にプログラムが行なわれる。プログラムでは、ソース
線選択信号ＳＬは“Ｌ”になりメモリトランジスタ（２
）Ｍｌ、Ｍ２のソースはフローティングにされる。ワー
ド線（３）ＷＬとビット線（４）ＢＬ２は高電圧になり
、コントロールゲート線（５）ＣＧＬとビット線（４）
ＢＬＩは°Ｌ”になる。それによって、メモリトランジ
スタ（２）Ｍ２のフローティングゲートから電子が引き
抜かれてしきい値は低くなるにの状態が、４１０”に対
応する。
線選択信号ＳＬは“Ｌ”になりメモリトランジスタ（２
）Ｍｌ、Ｍ２のソースはフローティングにされる。ワー
ド線（３）ＷＬとビット線（４）ＢＬ２は高電圧になり
、コントロールゲート線（５）ＣＧＬとビット線（４）
ＢＬＩは°Ｌ”になる。それによって、メモリトランジ
スタ（２）Ｍ２のフローティングゲートから電子が引き
抜かれてしきい値は低くなるにの状態が、４１０”に対
応する。
次に読み出しについて説明する。メモリトランジスタ（
２）Ｍｌから読み出しを行なう場合について考える。読
み出しでは、ソース線選択信号ＳＬはＨ”になりメモリ
トランジスタ（２）Ｍｌ、Ｍ２のソースは接地される。
２）Ｍｌから読み出しを行なう場合について考える。読
み出しでは、ソース線選択信号ＳＬはＨ”になりメモリ
トランジスタ（２）Ｍｌ、Ｍ２のソースは接地される。
Ｙゲート線（８）Ｙｌは“Ｈ”になり、Ｙゲート線（８
）Ｙ２は°“Ｌ Ｉ＋になる。ワード線（３）Ｗ Ｌは
Ｈ″になり、コントロールゲート線（５）ＣＧ Ｌはメ
モリトランジスタ（２）に書き込まれたデータが°“１
′°と°゛０”の場合のしきい値の中間の電位になる。
）Ｙ２は°“Ｌ Ｉ＋になる。ワード線（３）Ｗ Ｌは
Ｈ″になり、コントロールゲート線（５）ＣＧ Ｌはメ
モリトランジスタ（２）に書き込まれたデータが°“１
′°と°゛０”の場合のしきい値の中間の電位になる。
メモリトランジスタ（２）Ｍｌに“１”が書き込まれて
いると、オフのままでありビット線（４）Ｂ Ｌ ｌ、
Ｉ１０線（６）には電流が流れない。メモリトランジス
タ（２）Ｍｌに“０”が書き込まれていると、オンして
ビット線（４）Ｂ Ｌ １． Ｉ１０線（６）には電流
が流れる。
いると、オフのままでありビット線（４）Ｂ Ｌ ｌ、
Ｉ１０線（６）には電流が流れない。メモリトランジス
タ（２）Ｍｌに“０”が書き込まれていると、オンして
ビット線（４）Ｂ Ｌ １． Ｉ１０線（６）には電流
が流れる。
これらを、電流センスアンプ（７）によりセンスするこ
とによって読み出しが行なわれる。
とによって読み出しが行なわれる。
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、高集積化が進むにつれてセル電流が少なく
なると、電流センスアンプを用いているため読み出しに
時間がかかつてしまう。また、上記電流センスアンプは
、電源電圧マージンが３■ないし７■程度であり、低電
圧動作（例えば１．５Ｖ）を行なうことが困難であると
いう問題点があった。ハンドベルト機器への搭載を考え
ると、１．５■動作が必要である。
ているので、高集積化が進むにつれてセル電流が少なく
なると、電流センスアンプを用いているため読み出しに
時間がかかつてしまう。また、上記電流センスアンプは
、電源電圧マージンが３■ないし７■程度であり、低電
圧動作（例えば１．５Ｖ）を行なうことが困難であると
いう問題点があった。ハンドベルト機器への搭載を考え
ると、１．５■動作が必要である。
この発明は上記のような問題点を解消するためになされ
たもので、１．５Ｖ（バッテリーの電圧）で動作し、か
つ高速の読み出しを行なうことができる不揮発性半導体
記憶装置を得ることを目的とする。
たもので、１．５Ｖ（バッテリーの電圧）で動作し、か
つ高速の読み出しを行なうことができる不揮発性半導体
記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、ビット線を
対にして、それらの間にセンスアンプとレジスタを設け
た。
対にして、それらの間にセンスアンプとレジスタを設け
た。
この発明における不揮発性半導体記憶装置は、ビット線
対の一方のビット線の電位をリファレンスレベルとして
差動センスを行ない、読み出されたデータをレジスタに
転送する。
対の一方のビット線の電位をリファレンスレベルとして
差動センスを行ない、読み出されたデータをレジスタに
転送する。
以下、この発明の一実施例を図について説明する。第１
図は不揮発性半導体記憶装置の基本構成を示す回路図、
第２図および第３図は、第１図の不揮発性半導体記憶装
置の読み出しにおける各部の信号波形を示すタイミング
ダイアグラムである。
図は不揮発性半導体記憶装置の基本構成を示す回路図、
第２図および第３図は、第１図の不揮発性半導体記憶装
置の読み出しにおける各部の信号波形を示すタイミング
ダイアグラムである。
１個のメモリセルは、従来技術と同様、１個のトランジ
スタと１個のメモリトランジスタで構成される。図にお
いて、（１）〜゛（５）は第４図の従来例に示したもの
と同等であるので説明を省略する。
スタと１個のメモリトランジスタで構成される。図にお
いて、（１）〜゛（５）は第４図の従来例に示したもの
と同等であるので説明を省略する。
（９）はセンスノードである。トランジスタ（１）Ｑｌ
のドレインはビット線（４）ＢＬＩに接続され、ゲート
はワード線（３）ＷＬに接続され、ソースはメモリトラ
ンジスタ（２）Ｍｌのドレインに接続される。トランジ
スタ（１）Ｑ２のドレインはビット線（４）Ｂ Ｌ ２
に接続され、ゲートはワード線（３）ＷＬに接続され、
ソースはメモリトランジスタ（２）Ｍ２のドレインに接
続される。メモリトランジスタ（２）Ｍｌ、Ｍ２のコン
トロールゲートは共通にコントロールゲート線（５）Ｃ
ＧＬに接続され、ソースは共通にトランジスタ（１）Ｑ
３のドレインに接続される。トランジスタ（１）Ｑ３の
ゲートはソース線選択信号ＳＬに接続され、ソースは接
地される。トランジスタ（１）Ｑ６のドレインはセンス
ノード（９）ＳＮＩＩに接続され、ゲートはビット線選
択信号ＢＬＴＩに接続され、ソースはビット線（４）Ｂ
ＬＩに接続される。トランジスタ（１）Ｑｌのドレイン
はセンスノード（９）ＳＮ１２に接続され、ゲートはビ
ット線選択信号ＢＬＴ２に接続され、ソースはビット線
（４）ＢＬ２に接続される。
のドレインはビット線（４）ＢＬＩに接続され、ゲート
はワード線（３）ＷＬに接続され、ソースはメモリトラ
ンジスタ（２）Ｍｌのドレインに接続される。トランジ
スタ（１）Ｑ２のドレインはビット線（４）Ｂ Ｌ ２
に接続され、ゲートはワード線（３）ＷＬに接続され、
ソースはメモリトランジスタ（２）Ｍ２のドレインに接
続される。メモリトランジスタ（２）Ｍｌ、Ｍ２のコン
トロールゲートは共通にコントロールゲート線（５）Ｃ
ＧＬに接続され、ソースは共通にトランジスタ（１）Ｑ
３のドレインに接続される。トランジスタ（１）Ｑ３の
ゲートはソース線選択信号ＳＬに接続され、ソースは接
地される。トランジスタ（１）Ｑ６のドレインはセンス
ノード（９）ＳＮＩＩに接続され、ゲートはビット線選
択信号ＢＬＴＩに接続され、ソースはビット線（４）Ｂ
ＬＩに接続される。トランジスタ（１）Ｑｌのドレイン
はセンスノード（９）ＳＮ１２に接続され、ゲートはビ
ット線選択信号ＢＬＴ２に接続され、ソースはビット線
（４）ＢＬ２に接続される。
センスノード（９）ＳＮ、１１は、トランジスタ（１）
Ｑ８、Ｑ９のドレインに共通に接続されるとともにトラ
ンジスタ（１）Ｑｌｏ、 Ｑｌｔのゲートに共通に接続
される。センスノード（９）ＳＮ１２は、トランジスタ
（１）ＱＩＯ，Ｑｌｌのドレインに共通に接続されると
ともにトランジスタ（１）Ｑ８．０９のゲートに共通に
接続される。トランジスタ（１）Ｑ８．Ｑ１０のソース
はトランジスタ（１）Ｑｌ２のドレインに接続され、ト
ランジスタ（１）Ｑｌ２のゲートはセンスアンプ活性化
信号Ｓ１に接続され、ソースは電源電圧に接続される。
Ｑ８、Ｑ９のドレインに共通に接続されるとともにトラ
ンジスタ（１）Ｑｌｏ、 Ｑｌｔのゲートに共通に接続
される。センスノード（９）ＳＮ１２は、トランジスタ
（１）ＱＩＯ，Ｑｌｌのドレインに共通に接続されると
ともにトランジスタ（１）Ｑ８．０９のゲートに共通に
接続される。トランジスタ（１）Ｑ８．Ｑ１０のソース
はトランジスタ（１）Ｑｌ２のドレインに接続され、ト
ランジスタ（１）Ｑｌ２のゲートはセンスアンプ活性化
信号Ｓ１に接続され、ソースは電源電圧に接続される。
トランジスタ（１）Ｑ９．Ｑｌｌのソースはトランジス
タ（１）Ｑｌ３のドレインに接続され、トランジスタ（
１）Ｑｌ３のゲートはセンスアンプ活性化信号Ｓ１に接
続され、ソースは接地される。トランジスタ（１）ＱＢ
ないしＱｌ３はセンスアンプを構成する。また、センス
ノード（９）ＳＮＩＩはトランジスタ（１）Ｑｌ４．Ｑ
ｌ６のソースとトランジスタ（１）Ｑｌ７のドレインに
接続され、センスノード（９）ＳＮ１２はトランジスタ
（１）Ｑｌ５のソースとトランジスタ（１）Ｑｌ６．Ｑ
ｌ８のドレインに接続される。トランジスタ（１）Ｑｌ
４ないしＱｌ６のゲートは共通にイコライズ信号ＢＬＥ
Ｑに接続され、トランジスタ（１）Ｑｌ４．Ｑｌ５のド
レインは電源電圧に接続される。トランジスタ（１）Ｑ
ｌ７のゲートはプリチャージ信号ＰＲＩに接続され、ソ
ースは電源電圧に接続される。トランジスタ（１）Ｑｌ
８のゲートはプリチャージ信号ＰＲ２に接続され、ソー
スは電源電圧に接続される。トランジスタ（１）Ｑｌ９
のドレインはセンスノード（９）ＳＮ２１に接続され、
ゲートはデータ転送信号ＤＴに接続され、ソースはセン
スノード（９）ＳＮＩＩに接続される。トランジスタ（
１）Ｑ２０のドレインはセンスノード（９）ＳＮ２２に
接続され、ゲートはデータ転送信号ＤＴに接続され、ソ
ースはセンスノード（９）ＳＮ１２に接続される。セン
スノード（９）ＳＮ２１は、トランジスタ（１）Ｑ２１
．Ｑ２２のドレインに共通に接続されるとともにトラン
ジスタ（１）Ｑ２３゜Ｑ２４のゲートに共通に接続され
る。センスノード（９）ＳＮ２２は、トランジスタ（１
）Ｑ２３．Ｑ２４のドレインに共通に接続されるととも
にトランジスタ（１）Ｑ２１．Ｑ２２のゲートに共通に
接続される。トランジスタ（１）Ｑ２１．Ｑ２３のソー
スはトランジスタ（１）Ｑ２５のドレインに接続され、
トランジスタ（１）Ｑ２５のゲートはセンスアンプ活性
化信号Ｓ２に接続され、ソースは電源電圧に接続される
。トランジスタ（１）Ｑ２２．Ｑ２４のソースはトラン
ジスタ（１）Ｑ２６のドレインに接続され、トランジス
タ（１）Ｑ２６のゲートはセンスアンプ活性化信号Ｓ２
に接続され、ソースは接地される。トランジスタ（１）
Ｑ２１ないしＱ２６はセンスアンプ（レジスタ）を構成
する。
タ（１）Ｑｌ３のドレインに接続され、トランジスタ（
１）Ｑｌ３のゲートはセンスアンプ活性化信号Ｓ１に接
続され、ソースは接地される。トランジスタ（１）ＱＢ
ないしＱｌ３はセンスアンプを構成する。また、センス
ノード（９）ＳＮＩＩはトランジスタ（１）Ｑｌ４．Ｑ
ｌ６のソースとトランジスタ（１）Ｑｌ７のドレインに
接続され、センスノード（９）ＳＮ１２はトランジスタ
（１）Ｑｌ５のソースとトランジスタ（１）Ｑｌ６．Ｑ
ｌ８のドレインに接続される。トランジスタ（１）Ｑｌ
４ないしＱｌ６のゲートは共通にイコライズ信号ＢＬＥ
Ｑに接続され、トランジスタ（１）Ｑｌ４．Ｑｌ５のド
レインは電源電圧に接続される。トランジスタ（１）Ｑ
ｌ７のゲートはプリチャージ信号ＰＲＩに接続され、ソ
ースは電源電圧に接続される。トランジスタ（１）Ｑｌ
８のゲートはプリチャージ信号ＰＲ２に接続され、ソー
スは電源電圧に接続される。トランジスタ（１）Ｑｌ９
のドレインはセンスノード（９）ＳＮ２１に接続され、
ゲートはデータ転送信号ＤＴに接続され、ソースはセン
スノード（９）ＳＮＩＩに接続される。トランジスタ（
１）Ｑ２０のドレインはセンスノード（９）ＳＮ２２に
接続され、ゲートはデータ転送信号ＤＴに接続され、ソ
ースはセンスノード（９）ＳＮ１２に接続される。セン
スノード（９）ＳＮ２１は、トランジスタ（１）Ｑ２１
．Ｑ２２のドレインに共通に接続されるとともにトラン
ジスタ（１）Ｑ２３゜Ｑ２４のゲートに共通に接続され
る。センスノード（９）ＳＮ２２は、トランジスタ（１
）Ｑ２３．Ｑ２４のドレインに共通に接続されるととも
にトランジスタ（１）Ｑ２１．Ｑ２２のゲートに共通に
接続される。トランジスタ（１）Ｑ２１．Ｑ２３のソー
スはトランジスタ（１）Ｑ２５のドレインに接続され、
トランジスタ（１）Ｑ２５のゲートはセンスアンプ活性
化信号Ｓ２に接続され、ソースは電源電圧に接続される
。トランジスタ（１）Ｑ２２．Ｑ２４のソースはトラン
ジスタ（１）Ｑ２６のドレインに接続され、トランジス
タ（１）Ｑ２６のゲートはセンスアンプ活性化信号Ｓ２
に接続され、ソースは接地される。トランジスタ（１）
Ｑ２１ないしＱ２６はセンスアンプ（レジスタ）を構成
する。
次に動作について説明する。書き込みについては、第４
図の従来例に示したものと同様であるので説明を省略す
る。
図の従来例に示したものと同様であるので説明を省略す
る。
以下、第２図を参照して説明する。メモリトランジスタ
（２）Ｍｌから読み出しを行なう場合について考える。
（２）Ｍｌから読み出しを行なう場合について考える。
読み出しでは、ソース線選択信号ＳＬは“Ｈ”になりメ
モリトランジスタ（２）Ｍｌ。
モリトランジスタ（２）Ｍｌ。
Ｍ２のソースは接地される。まず、イコライズ信号ＢＬ
ＥＱとビット線選択信号ＢＬＴＩ、ＢＬＴ２はＨ”にな
り、ビット線（４）ＢＬＩ、ＢＬ２は（Ｖｃｃ−Ｖｔｈ
）にイコライズされる。次に、イコライズ信号ＢＬＥＱ
とプリチャージ信号ＰＲＩはＩ Ｌ １１になり、ビッ
ト線（４）Ｂ Ｌ １はＶｃｃにプリチャージされる。
ＥＱとビット線選択信号ＢＬＴＩ、ＢＬＴ２はＨ”にな
り、ビット線（４）ＢＬＩ、ＢＬ２は（Ｖｃｃ−Ｖｔｈ
）にイコライズされる。次に、イコライズ信号ＢＬＥＱ
とプリチャージ信号ＰＲＩはＩ Ｌ １１になり、ビッ
ト線（４）Ｂ Ｌ １はＶｃｃにプリチャージされる。
それによって、センスノード（９）ＳＮＩＩの電位はＶ
ｃｃになり、センスノード（９）ＳＮ１２の電位は（Ｖ
ｃｃ−Ｖｔｈ）になる。次に、プリチャージ信号ＰＲＩ
は“Ｈ″になり、ビット線選択信号ＢＬＴ２はＬ９°に
なる。ワード線（３）ＷＬはＨ”になり、コントロール
ゲート線（５）ＣＧ Ｌはメモリトランジスタ（２）に
書き込まれたデータが１″と°Ｏ”の場合のしきい値の
中間の電位になる。メモリトランジスタ（２）Ｍｌに”
１ ”が書き込まれていると、オフのままでありセン
スノード（９）ＳＮＩＩの電位はＶｃｃのままである。
ｃｃになり、センスノード（９）ＳＮ１２の電位は（Ｖ
ｃｃ−Ｖｔｈ）になる。次に、プリチャージ信号ＰＲＩ
は“Ｈ″になり、ビット線選択信号ＢＬＴ２はＬ９°に
なる。ワード線（３）ＷＬはＨ”になり、コントロール
ゲート線（５）ＣＧ Ｌはメモリトランジスタ（２）に
書き込まれたデータが１″と°Ｏ”の場合のしきい値の
中間の電位になる。メモリトランジスタ（２）Ｍｌに”
１ ”が書き込まれていると、オフのままでありセン
スノード（９）ＳＮＩＩの電位はＶｃｃのままである。
メモリトランジスタ（２）Ｍｌに°゛０“が書き込まれ
ていると、オンしてビット線（４）ＢＬＩに蓄積されて
いた電荷が放電され、センスノード（９）ＳＮＩＩの電
位は下がり（Ｖｃｃ−Ｖｔｈ）よりも低くなる。その後
、ビット線選択信号ＢＬＴＩとセンスアンプ活性化信号
丁ゴは°゛ＬＬパり、センスアンプが活性化する。それ
によって、読み出しが行なわれる。ここで、ビット線選
択信号ＢＬＴ１を“Ｌ″にすることにより、センスアン
プ活性化時のセンスノード（９）ＳＮＩＩ、５Ｎ１２の
容量は均一になり、安定に読み出しを行なうことができ
る。次に、データ転送信号ＤＴは“Ｈパになり、読み出
されたデータがセンスノード（９）ＳＮ２１゜５Ｎ２２
に転送される。その後、センスアンプ活性化信号りは°
“Ｌ′になり、センスアンプ（レジスタ）が活性化して
データの転送が終了する。その後、データ転送信号ＤＴ
は４１ Ｉ、 １１になり、メモリトランジスタ（２）
Ｍ２から読み出しを行なうことができる。メモリトラン
ジスタ（２）Ｍ２から読み出されたデータはセンスノー
ド（９）ＳＮＩＩ、 ５Ｎ１２に保持される。それに
よって、ビット線（４）の対ＢＬＩ、ＢＬ２に接続され
るメモリトランジスタ（２）Ｍｌ、Ｍ２から順次データ
が読み出される。
ていると、オンしてビット線（４）ＢＬＩに蓄積されて
いた電荷が放電され、センスノード（９）ＳＮＩＩの電
位は下がり（Ｖｃｃ−Ｖｔｈ）よりも低くなる。その後
、ビット線選択信号ＢＬＴＩとセンスアンプ活性化信号
丁ゴは°゛ＬＬパり、センスアンプが活性化する。それ
によって、読み出しが行なわれる。ここで、ビット線選
択信号ＢＬＴ１を“Ｌ″にすることにより、センスアン
プ活性化時のセンスノード（９）ＳＮＩＩ、５Ｎ１２の
容量は均一になり、安定に読み出しを行なうことができ
る。次に、データ転送信号ＤＴは“Ｈパになり、読み出
されたデータがセンスノード（９）ＳＮ２１゜５Ｎ２２
に転送される。その後、センスアンプ活性化信号りは°
“Ｌ′になり、センスアンプ（レジスタ）が活性化して
データの転送が終了する。その後、データ転送信号ＤＴ
は４１ Ｉ、 １１になり、メモリトランジスタ（２）
Ｍ２から読み出しを行なうことができる。メモリトラン
ジスタ（２）Ｍ２から読み出されたデータはセンスノー
ド（９）ＳＮＩＩ、 ５Ｎ１２に保持される。それに
よって、ビット線（４）の対ＢＬＩ、ＢＬ２に接続され
るメモリトランジスタ（２）Ｍｌ、Ｍ２から順次データ
が読み出される。
以上はトランジスタ（１）Ｑ１７をプリチャージトラン
ジスタとして用いた例について説明したが、負荷トラン
ジスタとして用いることもできる。その場合のタイミン
グダイアグラムは第３図に示すようになる。
ジスタとして用いた例について説明したが、負荷トラン
ジスタとして用いることもできる。その場合のタイミン
グダイアグラムは第３図に示すようになる。
以下、第３図を参照して説明する。メモリトランジスタ
（２）Ｍｌから読み出しを行なう場合について考える。
（２）Ｍｌから読み出しを行なう場合について考える。
読み出しでは、ソース線選択信号ＳＬは°°Ｈ″になり
メモリトランジスタ（２）Ｍｌ。
メモリトランジスタ（２）Ｍｌ。
Ｍ２のソースは接地される。まず、イコライズ信号ＢＬ
ＥＱとビット線選択信号ＢＬＴＩ、ＢＬＴ２は“Ｈ”に
なり、ビット線（４）ＢＬＩ、ＢＬ２は（Ｖｃｃ−Ｖｔ
ｈ）にイコライズされる。それによって、センスノード
（９）ＳＮＩＩ、５Ｎ１２の電位は（Ｖｃｃ −Ｖｔｈ
）になる。次に、イコライズ信号ＢＬＥＱとプリチャー
ジ信号ＰＲＩとビット線選択信号ＢＬＴ２は“Ｌ”にな
る。ワード線（３）ＷＬは“Ｈ”になり、コントロール
ゲート線（５）ＣＧＬはメモリトランジスタ（２）に書
き込まれたデータが１″と°”０”の場合のしきい値の
中間の電位になる。メモリトランジスタ（２）Ｍｌに１
”が書き込まれていると、オフのままでありセンスノー
ド（９）ＳＮＩＩの電位はトランジスタ（１）Ｑ１７に
よってＶｃｃに充電される。メモリトランジスタ（２）
ＭｌにＯ”が書き込まれていると、オンしてビット線（
４）ＢＬＩに電流が流れ、センスノード（９）ＳＮＩＩ
の電位は下がり（Ｖｃｃ−Ｖｔｈ）よりも低くなる。そ
の後、ビット線選択信号ＢＬＴＩとセンスアンプ活性化
信号Ｓ１は“Ｌ”になり、センスアンプが活性化する。
ＥＱとビット線選択信号ＢＬＴＩ、ＢＬＴ２は“Ｈ”に
なり、ビット線（４）ＢＬＩ、ＢＬ２は（Ｖｃｃ−Ｖｔ
ｈ）にイコライズされる。それによって、センスノード
（９）ＳＮＩＩ、５Ｎ１２の電位は（Ｖｃｃ −Ｖｔｈ
）になる。次に、イコライズ信号ＢＬＥＱとプリチャー
ジ信号ＰＲＩとビット線選択信号ＢＬＴ２は“Ｌ”にな
る。ワード線（３）ＷＬは“Ｈ”になり、コントロール
ゲート線（５）ＣＧＬはメモリトランジスタ（２）に書
き込まれたデータが１″と°”０”の場合のしきい値の
中間の電位になる。メモリトランジスタ（２）Ｍｌに１
”が書き込まれていると、オフのままでありセンスノー
ド（９）ＳＮＩＩの電位はトランジスタ（１）Ｑ１７に
よってＶｃｃに充電される。メモリトランジスタ（２）
ＭｌにＯ”が書き込まれていると、オンしてビット線（
４）ＢＬＩに電流が流れ、センスノード（９）ＳＮＩＩ
の電位は下がり（Ｖｃｃ−Ｖｔｈ）よりも低くなる。そ
の後、ビット線選択信号ＢＬＴＩとセンスアンプ活性化
信号Ｓ１は“Ｌ”になり、センスアンプが活性化する。
それによって、読み出しが行なわれる。ここで、ビット
線選択信号ＢＬＴ１をＬ″にすることにより、センスア
ンプ活性化時のセンスノード（９）ＳＮＩＩ、５Ｎ１２
の容量は均一になり、安定に読み出しを行なうことがで
きる。次に、データ転送信号ＤＴは°“Ｈ”になり、読
み出されたデータがセンスノード（９）ＳＮ２１゜５Ｎ
２２に転送される。その後、センスアンプ活性化信号Ｓ
２はＬ”になり、センスアンプ（レジスタ）が活性化し
てデータの転送が終了する。その後、データ転送信号Ｄ
Ｔは°“Ｌ”になり、メモリトランジスタ（２）Ｍ２か
ら読み出しを行なうことができる。メモリトランジスタ
（２）Ｍ２から読み出されたデータはセンスノード（９
）ＳＮＩＩ、 ５Ｎ１２に保持される。それによって
、ビット線（４）の対ＢＬＩ、ＢＬ２に接続されるメモ
リトランジスタ（２）Ｍｌ、Ｍ２から順次データが読み
出される。
線選択信号ＢＬＴ１をＬ″にすることにより、センスア
ンプ活性化時のセンスノード（９）ＳＮＩＩ、５Ｎ１２
の容量は均一になり、安定に読み出しを行なうことがで
きる。次に、データ転送信号ＤＴは°“Ｈ”になり、読
み出されたデータがセンスノード（９）ＳＮ２１゜５Ｎ
２２に転送される。その後、センスアンプ活性化信号Ｓ
２はＬ”になり、センスアンプ（レジスタ）が活性化し
てデータの転送が終了する。その後、データ転送信号Ｄ
Ｔは°“Ｌ”になり、メモリトランジスタ（２）Ｍ２か
ら読み出しを行なうことができる。メモリトランジスタ
（２）Ｍ２から読み出されたデータはセンスノード（９
）ＳＮＩＩ、 ５Ｎ１２に保持される。それによって
、ビット線（４）の対ＢＬＩ、ＢＬ２に接続されるメモ
リトランジスタ（２）Ｍｌ、Ｍ２から順次データが読み
出される。
以上のように、この発明によれば、ビット線を対にして
、それらの間にセンスアンプとレジスタを設けたことに
より、同一ワード線に接続されるメモリセルから同時に
読み出しを行なうことができ、読み出されたデータに対
しては出力バッファに転送するだけでよく、高速の読み
出しが可能になる。また、読み出されたデータを順次出
力バッファに転送することによってシリアルアクセスが
可能になる。また、１．５■動作であるので、ビット線
電位を１■ないし１．５■に保つための回路が不用にな
り、回路構成が簡単になる。さらに、１．５■動作であ
るので、低消費電力のものが得られるという効果がある
。
、それらの間にセンスアンプとレジスタを設けたことに
より、同一ワード線に接続されるメモリセルから同時に
読み出しを行なうことができ、読み出されたデータに対
しては出力バッファに転送するだけでよく、高速の読み
出しが可能になる。また、読み出されたデータを順次出
力バッファに転送することによってシリアルアクセスが
可能になる。また、１．５■動作であるので、ビット線
電位を１■ないし１．５■に保つための回路が不用にな
り、回路構成が簡単になる。さらに、１．５■動作であ
るので、低消費電力のものが得られるという効果がある
。
第１図は、この発明の一実施例である不揮発性半導体記
憶装置の基本構成を示す回路図、第２図および第３図は
、第１図の不揮発性半導体記憶装置の読み出しにおける
各部の信号波形を示すタイミング図、第４図は、従来の
不揮発性半導体記憶装置の基本構成を示す回路図である
。 図において、（１）はトランジスタ、（２）はメモリト
ランジスタ、（３）はワード線、（４）はビット線、（
５）はコントロールゲート線、（９）はセンスノードで
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
憶装置の基本構成を示す回路図、第２図および第３図は
、第１図の不揮発性半導体記憶装置の読み出しにおける
各部の信号波形を示すタイミング図、第４図は、従来の
不揮発性半導体記憶装置の基本構成を示す回路図である
。 図において、（１）はトランジスタ、（２）はメモリト
ランジスタ、（３）はワード線、（４）はビット線、（
５）はコントロールゲート線、（９）はセンスノードで
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- フローティングゲートを有するメモリトランジスタを
ワード線方向およびビット線方向に沿つて複数個配置し
た不揮発性半導体記憶装置において、上記ビット線を対
にし、上記ビット線対にセンスアンプとレジスタが接続
された構成であつて、上記ビット線対を第１の電位にイ
コライズする手段と、上記ビット線対の各々に第２の電
位にプリチャージする手段と、上記センスアンプから上
記レジスタヘデータを転送する手段とを有することを特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250490A JPH04129092A (ja) | 1990-09-18 | 1990-09-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250490A JPH04129092A (ja) | 1990-09-18 | 1990-09-18 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129092A true JPH04129092A (ja) | 1992-04-30 |
Family
ID=17208643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250490A Pending JPH04129092A (ja) | 1990-09-18 | 1990-09-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0618589A2 (en) * | 1993-03-31 | 1994-10-05 | Sony Corporation | Nonvolatile storage device |
-
1990
- 1990-09-18 JP JP2250490A patent/JPH04129092A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0618589A2 (en) * | 1993-03-31 | 1994-10-05 | Sony Corporation | Nonvolatile storage device |
| EP0618589A3 (en) * | 1993-03-31 | 1995-11-29 | Sony Corp | Nonvolatile storage device. |
| EP0834883A2 (en) * | 1993-03-31 | 1998-04-08 | Sony Corporation | Semiconductor nonvolatile memory device |
| EP0834883A3 (en) * | 1993-03-31 | 1999-01-13 | Sony Corporation | Semiconductor nonvolatile memory device |
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