JPH0412705Y2 - - Google Patents
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- Publication number
- JPH0412705Y2 JPH0412705Y2 JP1984155911U JP15591184U JPH0412705Y2 JP H0412705 Y2 JPH0412705 Y2 JP H0412705Y2 JP 1984155911 U JP1984155911 U JP 1984155911U JP 15591184 U JP15591184 U JP 15591184U JP H0412705 Y2 JPH0412705 Y2 JP H0412705Y2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- printed circuit
- etching
- circuit board
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005530 etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 8
- 239000011888 foil Substances 0.000 claims description 7
- 239000004973 liquid crystal related substance Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 description 16
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- 239000010409 thin film Substances 0.000 description 4
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Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Combinations Of Printed Boards (AREA)
Description
【考案の詳細な説明】
＜技術分野＞
本考案は表示部、キー入力部等を有する電子機
器に供して有利な配線回路基板に関するものであ
る。
器に供して有利な配線回路基板に関するものであ
る。
＜従来技術＞
従来、卓上計算機では第１１図に示すように、
表示素子１と配線回路基板２とを異方性導電ゴム
コネクタ３により接続するようにしていた。しか
し、この方法では接続時の位置合わせなどに精度
が要求されるとともに、基板に基準孔を加工する
必要があり、回路パターンを形成する上で大きな
制約があつた。
表示素子１と配線回路基板２とを異方性導電ゴム
コネクタ３により接続するようにしていた。しか
し、この方法では接続時の位置合わせなどに精度
が要求されるとともに、基板に基準孔を加工する
必要があり、回路パターンを形成する上で大きな
制約があつた。
そこで、第１２図に示すように表示素子を構成
する２枚の基板のうち、下側の基板１′を延長形
成し、この延長部分に配線回路パターンを形成す
る方法が提案されている。この場合、基板１′の
全面に透明導電膜を設け、エツチングにより表示
電極パターンと配線回路パターンとを同時に形成
するようにしている。しかしながら、透明導電膜
は、透明性を実現すべく、その膜厚を数百〜数千
オングストローム程度に薄くする必要があり、こ
のような薄膜形成は形成条件および形成装置固有
のパラメータによつてその膜厚が大きく左右さ
れ、薄膜を基板の広範囲にわたつて均一に形成す
ることは難しい。
する２枚の基板のうち、下側の基板１′を延長形
成し、この延長部分に配線回路パターンを形成す
る方法が提案されている。この場合、基板１′の
全面に透明導電膜を設け、エツチングにより表示
電極パターンと配線回路パターンとを同時に形成
するようにしている。しかしながら、透明導電膜
は、透明性を実現すべく、その膜厚を数百〜数千
オングストローム程度に薄くする必要があり、こ
のような薄膜形成は形成条件および形成装置固有
のパラメータによつてその膜厚が大きく左右さ
れ、薄膜を基板の広範囲にわたつて均一に形成す
ることは難しい。
その上、透明導電膜はその膜厚が薄いために高
抵抗となつている。
抵抗となつている。
従つて、基板１′全面に透明導電膜を形成する
と、基板１上に形成するよりも形成面積が広くな
るため、その面積に比例してより抵抗値が大きく
なると共に膜厚に不均一が生じ易くなつて抵抗値
のバラツキが生じ、表示素子の表示品位に悪影響
を及ぼしていた。
と、基板１上に形成するよりも形成面積が広くな
るため、その面積に比例してより抵抗値が大きく
なると共に膜厚に不均一が生じ易くなつて抵抗値
のバラツキが生じ、表示素子の表示品位に悪影響
を及ぼしていた。
＜考案の目的＞
本考案はかかる従来の問題点に鑑みて成された
もので、表示用等の電極パターンは透明導電膜を
エツチングして形成し、かつ配線回路パターンは
金属箔をエツチングして形成することにより、配
線回路パターンの低抵抗化を図り、表示品位等を
向上させることのできる配線回路基板を提供せん
とするものである。
もので、表示用等の電極パターンは透明導電膜を
エツチングして形成し、かつ配線回路パターンは
金属箔をエツチングして形成することにより、配
線回路パターンの低抵抗化を図り、表示品位等を
向上させることのできる配線回路基板を提供せん
とするものである。
＜実施例＞
第１図乃至第５図は本考案に係る配線回路基板
の製造方法を示す図である。まず第１図におい
て、ガラスもしくはフイルム基板４上の右側の部
分に金属箔６をラミネート用ののり５にてラミネ
ートし、左側の部分には透明導電膜７を形成す
る。次に第２図に示すようにエツチングレジスト
８，９による透明電極パターンと配線回路パター
ンをそれぞれ形成し、共通のエツチング液で同時
にエツチングしたのち（第３図）、エツチングレ
ジスト８と９を除去して（第４，５）、本考案に
係る配線回路基板を形成することが出来る。
の製造方法を示す図である。まず第１図におい
て、ガラスもしくはフイルム基板４上の右側の部
分に金属箔６をラミネート用ののり５にてラミネ
ートし、左側の部分には透明導電膜７を形成す
る。次に第２図に示すようにエツチングレジスト
８，９による透明電極パターンと配線回路パター
ンをそれぞれ形成し、共通のエツチング液で同時
にエツチングしたのち（第３図）、エツチングレ
ジスト８と９を除去して（第４，５）、本考案に
係る配線回路基板を形成することが出来る。
上記の様に形成された配線回路基板４は例えば
第６図及び第７図に示す如く、透明電極７′を備
えた透明電極フイルム１０をシール１１を介して
貼着し、その間隙１２に液晶を封入して液晶表示
素子が形成され、かつ配線回路パターン６（な
お、この場合は導電性エツチングレジスト９をそ
のまゝ残している。）と透明電極パターン７とを
導電性塗料１３の塗布によつて接続される。
第６図及び第７図に示す如く、透明電極７′を備
えた透明電極フイルム１０をシール１１を介して
貼着し、その間隙１２に液晶を封入して液晶表示
素子が形成され、かつ配線回路パターン６（な
お、この場合は導電性エツチングレジスト９をそ
のまゝ残している。）と透明電極パターン７とを
導電性塗料１３の塗布によつて接続される。
よつて、このような配線回路基板４によれば、
表示素子１と配線回路基板２とを１枚の基板上に
形成する際に、配線回路パターン６を金属箔で形
成することにより、薄膜であることが要求される
透明導電膜で形成した場合に比べて抵抗値を下げ
ることができると共に膜厚の不均一による抵抗の
バラツキもなくなり、表示素子１の表示品位への
悪影響を最少限に抑えることが出来る。
表示素子１と配線回路基板２とを１枚の基板上に
形成する際に、配線回路パターン６を金属箔で形
成することにより、薄膜であることが要求される
透明導電膜で形成した場合に比べて抵抗値を下げ
ることができると共に膜厚の不均一による抵抗の
バラツキもなくなり、表示素子１の表示品位への
悪影響を最少限に抑えることが出来る。
なお、第８図乃至第１０図に示すように、導電
性エツチングレジスト９を塗布する際に、予め透
明導電膜７上に金属箔膜６とつながるように塗布
することにより、エツチングの処理と同時に透明
電極パターン７と配線回路パターン６との電気的
接続を行なうことが出来る。
性エツチングレジスト９を塗布する際に、予め透
明導電膜７上に金属箔膜６とつながるように塗布
することにより、エツチングの処理と同時に透明
電極パターン７と配線回路パターン６との電気的
接続を行なうことが出来る。
なお、透明電極パターンとしては表示素子用の
ものに限らず、たとえばキー入力用のパターンで
あつてもかまわない。
ものに限らず、たとえばキー入力用のパターンで
あつてもかまわない。
＜考案の効果＞
以上詳細に説明したように、本考案の配線回路
基板は、一枚の基板上に、透明導電膜をエツチン
グしてなる表示用等の透明電極パターンと金属箔
をエツチングしてなる金属配線回路パターンとを
形成したから、配線回路パターンの低抵抗化を図
り、表示品位等を向上させることが出来る。
基板は、一枚の基板上に、透明導電膜をエツチン
グしてなる表示用等の透明電極パターンと金属箔
をエツチングしてなる金属配線回路パターンとを
形成したから、配線回路パターンの低抵抗化を図
り、表示品位等を向上させることが出来る。
第１図乃至第５図は本考案に係る配線回路基板
の製造方法を説明する図、第６図及び第７図は本
考案基板の使用例を示す図、第８図乃至第１０図
は透明電極パターンと配線回路パターンの接続方
法を示す図、第１１図及び第１２図は従来の基板
を説明する図である。 ４は基板、６は金属箔、７は透明導電膜、８及
び９はエツチングレジスト。
の製造方法を説明する図、第６図及び第７図は本
考案基板の使用例を示す図、第８図乃至第１０図
は透明電極パターンと配線回路パターンの接続方
法を示す図、第１１図及び第１２図は従来の基板
を説明する図である。 ４は基板、６は金属箔、７は透明導電膜、８及
び９はエツチングレジスト。
Claims (1)
- 【実用新案登録請求の範囲】 １枚の基板上に液晶表示素子を構成する電極パ
ターンと、電子回路を構成するための配線回路パ
ターンとを構成する配線回路基板において、 上記液晶表示素子用の電極パターンとして透明
導電膜をエツチングして形成し、上記配線回路パ
ターンとして金属箔をエツチングして形成するこ
とを特徴とする配線回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984155911U JPH0412705Y2 (ja) | 1984-10-15 | 1984-10-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984155911U JPH0412705Y2 (ja) | 1984-10-15 | 1984-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170963U JPS6170963U (ja) | 1986-05-15 |
| JPH0412705Y2 true JPH0412705Y2 (ja) | 1992-03-26 |
Family
ID=30713921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984155911U Expired JPH0412705Y2 (ja) | 1984-10-15 | 1984-10-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0412705Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922215A (ja) * | 1972-06-20 | 1974-02-27 | ||
| JPS5852864A (ja) * | 1981-09-24 | 1983-03-29 | Seiko Epson Corp | 半導体集積回路装置 |
-
1984
- 1984-10-15 JP JP1984155911U patent/JPH0412705Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922215A (ja) * | 1972-06-20 | 1974-02-27 | ||
| JPS5852864A (ja) * | 1981-09-24 | 1983-03-29 | Seiko Epson Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170963U (ja) | 1986-05-15 |
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