JPH04125951A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH04125951A JPH04125951A JP2246217A JP24621790A JPH04125951A JP H04125951 A JPH04125951 A JP H04125951A JP 2246217 A JP2246217 A JP 2246217A JP 24621790 A JP24621790 A JP 24621790A JP H04125951 A JPH04125951 A JP H04125951A
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- Japan
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- dielectric substrate
- semiconductor package
- ground
- package
- semiconductor chip
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体パッケージに関し、特に周辺回路が
パターニング形成された誘電体基板を半導体チップと共
に搭載する半導体パッケージの構造に関するものである
。
パターニング形成された誘電体基板を半導体チップと共
に搭載する半導体パッケージの構造に関するものである
。
従来の半導体パッケージの構造を第２Ａ図及び第２Ｂ図
に示す。図において、Ｃｕからなるパッケージベース（
１）上には、その中央部に上方に向かって隆起した矩形
状の隆起部（ｌａ）が形成されている。さらにこの隆起
部（１ａ）の中心線上には、隆起部（１ａ）を縦断して
隆起したチップマウント部（１ｂ）が形成されている。
に示す。図において、Ｃｕからなるパッケージベース（
１）上には、その中央部に上方に向かって隆起した矩形
状の隆起部（ｌａ）が形成されている。さらにこの隆起
部（１ａ）の中心線上には、隆起部（１ａ）を縦断して
隆起したチップマウント部（１ｂ）が形成されている。
そして、チップマウント部（１ｂ）上に半導体チップ（
２）がハンダ付けされる。一方、チップマウント部（１
ｂ）により二分された隆起部（１ｍ）の上面上にそれぞ
れ誘電体基板割れ防止板（３）がハンダ付けされ、これ
ら誘電体基板割れ防止板（３）上に誘電体基板（４）が
ハンダ付けされている。誘電体基板割れ防止板（３）は
、温度変化に際し、パッケージベース（１）と誘電体基
板（４）との熱膨張率の差に起因する応力が誘電体基板
（４）に集中するのを防止するためのものであり、パッ
ケージベース（１）と誘電体基板（４）の各熱膨張係数
の間の大きさの熱膨張係数を有している。各誘電体基板
（４）の上には整合回路やバイアス回路等の周辺口ＦＩ
＠（４ａ）がパターニング形成されており、半導体チッ
プ（２）の電極とこれら周辺回路（４ａ）とが金等の接
続ワイヤ（５）により接続されている。さらに、これら
周辺回路（４ａ）は半導体パッケージから外方に延出し
て設けられているリード（６）にそれぞれ接続ワイヤ（
５）により接続されている。
２）がハンダ付けされる。一方、チップマウント部（１
ｂ）により二分された隆起部（１ｍ）の上面上にそれぞ
れ誘電体基板割れ防止板（３）がハンダ付けされ、これ
ら誘電体基板割れ防止板（３）上に誘電体基板（４）が
ハンダ付けされている。誘電体基板割れ防止板（３）は
、温度変化に際し、パッケージベース（１）と誘電体基
板（４）との熱膨張率の差に起因する応力が誘電体基板
（４）に集中するのを防止するためのものであり、パッ
ケージベース（１）と誘電体基板（４）の各熱膨張係数
の間の大きさの熱膨張係数を有している。各誘電体基板
（４）の上には整合回路やバイアス回路等の周辺口ＦＩ
＠（４ａ）がパターニング形成されており、半導体チッ
プ（２）の電極とこれら周辺回路（４ａ）とが金等の接
続ワイヤ（５）により接続されている。さらに、これら
周辺回路（４ａ）は半導体パッケージから外方に延出し
て設けられているリード（６）にそれぞれ接続ワイヤ（
５）により接続されている。
パッケージベース（１）上には、隆起部（１ａ）を囲む
ように環状のパッケージフレーム（７）がろう付けされ
ている。ただし、リード（６）を外部に延出する箇所で
は、パッケージベース（１）上にベースセラミック（８
）がろう付けされ、このベースセラミック（８）上にリ
ード（６）が設けられると共に、ベースセラミック（８
）の上にトップセラミック（９）がろう付けされ、この
トップセラミック（９）上にパッケージフレーム（７）
がろう付けされている。
ように環状のパッケージフレーム（７）がろう付けされ
ている。ただし、リード（６）を外部に延出する箇所で
は、パッケージベース（１）上にベースセラミック（８
）がろう付けされ、このベースセラミック（８）上にリ
ード（６）が設けられると共に、ベースセラミック（８
）の上にトップセラミック（９）がろう付けされ、この
トップセラミック（９）上にパッケージフレーム（７）
がろう付けされている。
また、パッケージフレーム（７）の上部にはキャップ（
１０）がハンダ付けされており、このキャップ（１０）
、パッケージベース（１）及びパッケージフレーム（７
）等によりキャビティ（Ａ）が形成され、このキャビテ
ィ（Ａ＞内に半導体チップ（２）及び誘電体基板（４）
等が密封されている。
１０）がハンダ付けされており、このキャップ（１０）
、パッケージベース（１）及びパッケージフレーム（７
）等によりキャビティ（Ａ）が形成され、このキャビテ
ィ（Ａ＞内に半導体チップ（２）及び誘電体基板（４）
等が密封されている。
しかしながら、上述したようにパッケージベース（１）
にはチップマウント部（１ｂ）が形成され、このチップ
マウント部（１ｂ）上に半導体チップ（２）が搭載され
るので、半導体チップ（２）を搭載する位置及び誘電体
基板の設置位置がパッケージベース（１）によって特定
されてしまう、すなわち、半導体チップく２）の品種あ
るいは半導体パッケージの使用目的によってはパッケー
ジベース（１）を異なったものに変えなければならず、
半導体パッケージとしての汎用性が劣るという問題があ
った。
にはチップマウント部（１ｂ）が形成され、このチップ
マウント部（１ｂ）上に半導体チップ（２）が搭載され
るので、半導体チップ（２）を搭載する位置及び誘電体
基板の設置位置がパッケージベース（１）によって特定
されてしまう、すなわち、半導体チップく２）の品種あ
るいは半導体パッケージの使用目的によってはパッケー
ジベース（１）を異なったものに変えなければならず、
半導体パッケージとしての汎用性が劣るという問題があ
った。
また、パッケージベース（１）の形状がＣｕ等の金属ベ
ース構造となっており、高い機械的寸法精度を確保した
上で量産性を高めるためには、半導体パッケージの製造
コストが高くなるという問題もあった。
ース構造となっており、高い機械的寸法精度を確保した
上で量産性を高めるためには、半導体パッケージの製造
コストが高くなるという問題もあった。
この発明はこのような問題点を解決するためになされた
もので、汎用性に優れると共に製造コストの低減を図る
ことのできる半導体パッケージを得ることを目的とする
。
もので、汎用性に優れると共に製造コストの低減を図る
ことのできる半導体パッケージを得ることを目的とする
。
この発明に係る半導体パッケージは、パッケージベース
を２層の誘電体基板により構成し、上層誘電体基板の上
面に周辺回路を作成すると共に、外部への電極引出しを
スルーホールにより上層誘電体基板と下層誘電体基板と
の間で行うようにしたものである。さらに、キャビティ
内のグランド面をスルーホールにより下層誘電体基板下
面より取ったものである。
を２層の誘電体基板により構成し、上層誘電体基板の上
面に周辺回路を作成すると共に、外部への電極引出しを
スルーホールにより上層誘電体基板と下層誘電体基板と
の間で行うようにしたものである。さらに、キャビティ
内のグランド面をスルーホールにより下層誘電体基板下
面より取ったものである。
この発明においては、２層の誘電体基板によりパッケー
ジベース部が形成され、スルーホールにより外部への電
極引出し及びグランドの引き込みが行われる。
ジベース部が形成され、スルーホールにより外部への電
極引出し及びグランドの引き込みが行われる。
第１Ａ図はこの発明の一実施例による半導体パッケージ
のキャップ装着前の状態を示す平面図、第１Ｂ図はキャ
ップ装着後の第１Ａ図のＩ−Ｉ線に沿った断面図である
。これらの図において、半導体パッケージのパッケージ
ベース構造は、下層誘電体基板（１１）と上層誘電体基
板（１２）とから構成されている。上層誘電体基板（１
２）上には、２つの半導体チップ（２）及びＤＣブロッ
クコンデンサ（１３）が載置されており、これらは接続
ワイヤ（５）により周辺回路（１４）例えば整合回路、
バイアス回路等と外部電極引出しパッド（１５）とに接
続されている。また、半導体チップ（２）の底部には、
半導体チップ（２）のグランドが電気的に接続されたキ
ャビティ内グランドパターン（１６）が形成されている
。このキャビティ内グランドパターン（１６）は、金属
を充填し上下面間で導通を図るグランド引込み用スルー
ホール（１７）を介して下層誘電体基板（１１）の下面
全面に形成されたグランドパターン（１８）に電気的に
接続されている。
のキャップ装着前の状態を示す平面図、第１Ｂ図はキャ
ップ装着後の第１Ａ図のＩ−Ｉ線に沿った断面図である
。これらの図において、半導体パッケージのパッケージ
ベース構造は、下層誘電体基板（１１）と上層誘電体基
板（１２）とから構成されている。上層誘電体基板（１
２）上には、２つの半導体チップ（２）及びＤＣブロッ
クコンデンサ（１３）が載置されており、これらは接続
ワイヤ（５）により周辺回路（１４）例えば整合回路、
バイアス回路等と外部電極引出しパッド（１５）とに接
続されている。また、半導体チップ（２）の底部には、
半導体チップ（２）のグランドが電気的に接続されたキ
ャビティ内グランドパターン（１６）が形成されている
。このキャビティ内グランドパターン（１６）は、金属
を充填し上下面間で導通を図るグランド引込み用スルー
ホール（１７）を介して下層誘電体基板（１１）の下面
全面に形成されたグランドパターン（１８）に電気的に
接続されている。
さらに、外部電極引出しバッド（１５）の底部にも外部
電極引出し用スルーホール（１９）が接続されている。
電極引出し用スルーホール（１９）が接続されている。
この外部電極引出し用スルーホール（１９）は上層誘電
体基板（１２）と下層誘電体基板（１１）との間に形成
された外部電極引出しパターン（２０）に接続され、こ
の外部電極引出しパターン（２０）はさらにリード（６
）に接続されている。
体基板（１２）と下層誘電体基板（１１）との間に形成
された外部電極引出しパターン（２０）に接続され、こ
の外部電極引出しパターン（２０）はさらにリード（６
）に接続されている。
そして、上層誘電体基板（１２）に載置された半導体チ
ップ（２）、周辺口１（１４）等は、コバール等で造ら
れたフレーム〈２１）及びキャップ（２２）により気密
封止されキャビティ（Ｂ）が形成される。
ップ（２）、周辺口１（１４）等は、コバール等で造ら
れたフレーム〈２１）及びキャップ（２２）により気密
封止されキャビティ（Ｂ）が形成される。
上述したように構成された半導体パッケージにおいては
、信号及びバイアス等は外部電極引出しパターン（２０
）、外部電極引出しパッド（１５）、外部電極引出し用
スルーホール（１つ）によりキャビティ（Ｂ）内に接続
される。キャビティ（Ｂ）内のグランド面は、グランド
引込み用スルーホール（１７）により任意の位置に形成
することができる。
、信号及びバイアス等は外部電極引出しパターン（２０
）、外部電極引出しパッド（１５）、外部電極引出し用
スルーホール（１つ）によりキャビティ（Ｂ）内に接続
される。キャビティ（Ｂ）内のグランド面は、グランド
引込み用スルーホール（１７）により任意の位置に形成
することができる。
なお、上述した実施例では、半導体チップ（２）を２個
用いた場合を示しているが、これを１個又は３個以上搭
載することもできる。また、グランド引込み用スルーホ
ール（１７）の直径を大きくする、若しくはキャビティ
内グランドパターン（１６）の近傍にグランド引込み用
スルーホール（１７）を多数設けてもよく、これにより
熱抵抗の極端な増大を避けることができる。
用いた場合を示しているが、これを１個又は３個以上搭
載することもできる。また、グランド引込み用スルーホ
ール（１７）の直径を大きくする、若しくはキャビティ
内グランドパターン（１６）の近傍にグランド引込み用
スルーホール（１７）を多数設けてもよく、これにより
熱抵抗の極端な増大を避けることができる。
さらに、上述した実施例ではグランド引込み用スルーホ
ール（１７）によりグランド面をキャビティ（Ｂ）内に
引込んでいる例を示したが、外部ｔｆｉ弓出しパターン
（２０）、外部電極引出しパッド（１５）及び外部電極
引出し用スルーホールく１９）を用いて代用させてもよ
く、上述の実施例と同様の効果を奏する。
ール（１７）によりグランド面をキャビティ（Ｂ）内に
引込んでいる例を示したが、外部ｔｆｉ弓出しパターン
（２０）、外部電極引出しパッド（１５）及び外部電極
引出し用スルーホールく１９）を用いて代用させてもよ
く、上述の実施例と同様の効果を奏する。
以上説明したように、この発明においては、周辺回路が
形成されベース部となる誘電体基板と半導体チップとを
搭載する半導体パッケージであって、上記誘電体基板は
上層誘電体基板及び下層誘電体基板を積層した２層から
なり、外部への電極引き出しを上記上層誘電体基板を貫
通するスルーホールを介して上層誘電体基板と下層誘電
体基板との間で行い、上記上層誘電体基板上面のグラン
ド面を上層誘電体基板及び下層誘電体基板を貫通するス
ルーホールを介して下層誘電体基板の下面全面に形成さ
れたグランドパターンに接続してグランドの引き込みを
行うので、半導体パッケージとしての汎用性及び加工性
が向上すると共に、確実なグランドが得られるという効
果を奏する。
形成されベース部となる誘電体基板と半導体チップとを
搭載する半導体パッケージであって、上記誘電体基板は
上層誘電体基板及び下層誘電体基板を積層した２層から
なり、外部への電極引き出しを上記上層誘電体基板を貫
通するスルーホールを介して上層誘電体基板と下層誘電
体基板との間で行い、上記上層誘電体基板上面のグラン
ド面を上層誘電体基板及び下層誘電体基板を貫通するス
ルーホールを介して下層誘電体基板の下面全面に形成さ
れたグランドパターンに接続してグランドの引き込みを
行うので、半導体パッケージとしての汎用性及び加工性
が向上すると共に、確実なグランドが得られるという効
果を奏する。
第１Ａ図はこの発明の一実施例による半導体パッケージ
のキャップ装着前の状態を示す平面図、第１Ｂ図はキャ
ップ装着後の第１Ａ図のＩ−１線に沿った断面図、第２
Ａ図は従来の半導体パッケージのキャップ装着前の状態
を示す平面図、第２Ｂ図はキャップ装着後の第２Ａ図の
■−■線に沿った断面図である。 図において、（２）は半導体チップ、（５）は接続ワイ
ヤ、（６）はリード、（１１）は下層誘電体基板、（１
２）は上層ｙ４４層基板、（１３）はＤＣブロックコン
デンサ、（１４）は周辺回路、（１５）は外部電極引き
出し電極、（１６）はグランドパターン、（１７）はグ
ランド引き込み用スルーホール、（１８）はグランドパ
ターン、（１９）は外部電極引き出し用スルーホール、
（２０）は外部電極引き出しパターン、（２１）はフレ
ーム、（２２）はキャップ、（Ｂ）はキャビティである
。 なお、各図中、同一符号は同一または相当部分を示す。
のキャップ装着前の状態を示す平面図、第１Ｂ図はキャ
ップ装着後の第１Ａ図のＩ−１線に沿った断面図、第２
Ａ図は従来の半導体パッケージのキャップ装着前の状態
を示す平面図、第２Ｂ図はキャップ装着後の第２Ａ図の
■−■線に沿った断面図である。 図において、（２）は半導体チップ、（５）は接続ワイ
ヤ、（６）はリード、（１１）は下層誘電体基板、（１
２）は上層ｙ４４層基板、（１３）はＤＣブロックコン
デンサ、（１４）は周辺回路、（１５）は外部電極引き
出し電極、（１６）はグランドパターン、（１７）はグ
ランド引き込み用スルーホール、（１８）はグランドパ
ターン、（１９）は外部電極引き出し用スルーホール、
（２０）は外部電極引き出しパターン、（２１）はフレ
ーム、（２２）はキャップ、（Ｂ）はキャビティである
。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 周辺回路が形成されベース部となる誘電体基板と半導
体チップとを搭載する半導体パッケージであって、上記
誘電体基板は上層誘電体基板及び下層誘電体基板を積層
した２層からなり、外部への電極引き出しを上記上層誘
電体基板を貫通するスルーホールを介して上層誘電体基
板と下層誘電体基板との間で行い、上記上層誘電体基板
上面に設けられた半導体チップのグランド面を、上層誘
電体基板及び下層誘電体基板を貫通するスルーホールを
介して下層誘電体基板の下面全面に形成されたグランド
パターンに接続してグランドの引き込みを行うことを特
徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246217A JPH04125951A (ja) | 1990-09-18 | 1990-09-18 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246217A JPH04125951A (ja) | 1990-09-18 | 1990-09-18 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125951A true JPH04125951A (ja) | 1992-04-27 |
Family
ID=17145257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246217A Pending JPH04125951A (ja) | 1990-09-18 | 1990-09-18 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637928A (en) * | 1993-04-30 | 1997-06-10 | Shintom Co., Ltd | On-vehicle sound instrument |
-
1990
- 1990-09-18 JP JP2246217A patent/JPH04125951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637928A (en) * | 1993-04-30 | 1997-06-10 | Shintom Co., Ltd | On-vehicle sound instrument |
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