JPH04124870A - ＢｉＭＯＳ半導体装置及びその製造方法 - Google Patents
ＢｉＭＯＳ半導体装置及びその製造方法Info
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- JPH04124870A JPH04124870A JP24451990A JP24451990A JPH04124870A JP H04124870 A JPH04124870 A JP H04124870A JP 24451990 A JP24451990 A JP 24451990A JP 24451990 A JP24451990 A JP 24451990A JP H04124870 A JPH04124870 A JP H04124870A
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- transistor
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- bipolar transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はゲート分離されたＭＯＳ構造内にバイポーラ
トランジスタを構成したＢｉＭＯＳ半導体装置に関する
ものである。
トランジスタを構成したＢｉＭＯＳ半導体装置に関する
ものである。
論理回路において低消費電力かつ高速動作を得るために
、ＮＭＯＳＩ−ランジスタとＰＭＯＳトランジスタを含
む相補型回路であるＣＭＯＳ）ランジスタ回路に加えて
バイポーラトランジスタを同一基板上に設けたＢ１ＣＭ
ＯＳ半導体装置が用いられている。
、ＮＭＯＳＩ−ランジスタとＰＭＯＳトランジスタを含
む相補型回路であるＣＭＯＳ）ランジスタ回路に加えて
バイポーラトランジスタを同一基板上に設けたＢ１ＣＭ
ＯＳ半導体装置が用いられている。
第２図はゲート分離されたＰＭＯＳ）ランジスタ内にＮ
ＰＮ ｌ−ランジスタを構成するＢｉＭＯＳ半導体装置
の例を示す。、これにＮＭＯＳ）ランジスタをオンチッ
プ化すればＢｉＣＭＯＳ半導体装置となる。同図（ａ）
は平面図、同図（ｂ）はＡＡ断面図、同図（Ｃ）はＢＢ
断面図である。Ｐ−基板１上にＮ 埋込層２を設け、更
にＮ ウェル３を設ける。４はＰエピタキシャル層であ
る。Ｎ ウェル３中にはＰＭＯＳ）ランジスタのソース
・ドレイン電極５２が形成され、それらの間のＮ ウェ
ル３上には（ｂ）に現われないＰＭＯＳトランジスタの
ゲート９が形成される。バイポーラトランジスタはこの
ＰＭＯＳ）ランジスタの電極５２のうちの１つの中に設
けられる。即ちＰＭＯＳｈＭＯＳトランジスタ電極７が
ＮＰＮ トランジスタのコレクタ電極を兼ねている。ま
たＰＭＯＳＩ−ランシスタのソース・ドレイン電極５２
はバイポーラトランジスタの外部ベースを兼ねている。
ＰＮ ｌ−ランジスタを構成するＢｉＭＯＳ半導体装置
の例を示す。、これにＮＭＯＳ）ランジスタをオンチッ
プ化すればＢｉＣＭＯＳ半導体装置となる。同図（ａ）
は平面図、同図（ｂ）はＡＡ断面図、同図（Ｃ）はＢＢ
断面図である。Ｐ−基板１上にＮ 埋込層２を設け、更
にＮ ウェル３を設ける。４はＰエピタキシャル層であ
る。Ｎ ウェル３中にはＰＭＯＳ）ランジスタのソース
・ドレイン電極５２が形成され、それらの間のＮ ウェ
ル３上には（ｂ）に現われないＰＭＯＳトランジスタの
ゲート９が形成される。バイポーラトランジスタはこの
ＰＭＯＳ）ランジスタの電極５２のうちの１つの中に設
けられる。即ちＰＭＯＳｈＭＯＳトランジスタ電極７が
ＮＰＮ トランジスタのコレクタ電極を兼ねている。ま
たＰＭＯＳＩ−ランシスタのソース・ドレイン電極５２
はバイポーラトランジスタの外部ベースを兼ねている。
さらに、ソース・ドレイン電極５２に連続して表面にＮ
＋層６を有するＰ 層５１が形成され、このＰ 層５１
とＮ＋層６はそれぞれバイポーラトランジスタの真性ベ
ース、エミッタである。表面に設けられた酸化層８は、
図示されない他の素子、例えばＮＭＯＳ）ランジスタと
の素子分離の役目を担う。
＋層６を有するＰ 層５１が形成され、このＰ 層５１
とＮ＋層６はそれぞれバイポーラトランジスタの真性ベ
ース、エミッタである。表面に設けられた酸化層８は、
図示されない他の素子、例えばＮＭＯＳ）ランジスタと
の素子分離の役目を担う。
ゲート９にはＰＭＯＳ）ランジスタの動作の為の電位の
他、隣接するＰＭＯＳＩ−ランジスタの分離の為の電位
が印加されるゲートも含む。即ち第２図に示されたよう
なＰＭＯＳトランジスタの構造であれば、隣接するＰＭ
ＯＳ）ランジスタの各−方のソース（ドレイン）電極間
にチャネルか生じない様にケート９に正の電圧を印加す
ることによりこの隣接するＰＭＯＳトランジスタは分離
され、従ってこの隣接する一方のＰＭＯＳトランジスタ
中に形成されたＮＰＮトランンスタもその隣のＰＭＯＳ
トランジスタと分離することができる。
他、隣接するＰＭＯＳＩ−ランジスタの分離の為の電位
が印加されるゲートも含む。即ち第２図に示されたよう
なＰＭＯＳトランジスタの構造であれば、隣接するＰＭ
ＯＳ）ランジスタの各−方のソース（ドレイン）電極間
にチャネルか生じない様にケート９に正の電圧を印加す
ることによりこの隣接するＰＭＯＳトランジスタは分離
され、従ってこの隣接する一方のＰＭＯＳトランジスタ
中に形成されたＮＰＮトランンスタもその隣のＰＭＯＳ
トランジスタと分離することができる。
このようにゲート分離を行うことにより、集積度は向上
する。
する。
なお第２図の場合ＰＭＯＳトランジスタとＮＰＮトラン
ジスタの接続関係は、同図（ｄ）の様になる。
ジスタの接続関係は、同図（ｄ）の様になる。
このようにゲート分離され、ＰＭＯＳＩ−ランシスタ中
にＮＰＮ トランジスタか存在する構造を有するＢｉＭ
ＯＳ半導体装置において、ＰＭＯＳトランジスタのしき
い値制御のためにチャネルドープ用のイオンを注入する
と、ＮＰＮトランジスタのエミッタ６となるべき部分に
もイオンか注入される。第３図でこれを説明する。第３
図（ａ） 、 （ｂ）はそれぞれ第２図（ａ） 、 （
ｂ）に相当し、ウェル電極（コレクタ電極７）を除きＰ
ＭＯＳ，ＮＰＮ両トランジスタの電極作製前の時点のも
のである。
にＮＰＮ トランジスタか存在する構造を有するＢｉＭ
ＯＳ半導体装置において、ＰＭＯＳトランジスタのしき
い値制御のためにチャネルドープ用のイオンを注入する
と、ＮＰＮトランジスタのエミッタ６となるべき部分に
もイオンか注入される。第３図でこれを説明する。第３
図（ａ） 、 （ｂ）はそれぞれ第２図（ａ） 、 （
ｂ）に相当し、ウェル電極（コレクタ電極７）を除きＰ
ＭＯＳ，ＮＰＮ両トランジスタの電極作製前の時点のも
のである。
後でゲート９のセルフアライメントによりＰＭＯＳ）ラ
ンジスタのソース・ドレイン電極５２を第２図（ａ）〜
（ｅ）のように作る為、イオン注入はＮ ウェル３及び
ウェル電極７が形成された後、半導体表面で酸化膜８が
設けられていない領域に為される。このイオン注入され
た層１０は、チャネル形成に関与する、半導体の表面近
傍に生じる。
ンジスタのソース・ドレイン電極５２を第２図（ａ）〜
（ｅ）のように作る為、イオン注入はＮ ウェル３及び
ウェル電極７が形成された後、半導体表面で酸化膜８が
設けられていない領域に為される。このイオン注入され
た層１０は、チャネル形成に関与する、半導体の表面近
傍に生じる。
よってこのイオン注入された層１０の一部は後にＮＰＮ
）ランジスタのエミッタ６となり、注入イオンがＮＰ
Ｎ トランジスタの特性に影響を与え、ＰＭＯＳ）ラン
ジスタのしきい値とＮＰＮ ）ランジスタの特性を同時
に制御するのは困難であるという問題点があった。
）ランジスタのエミッタ６となり、注入イオンがＮＰ
Ｎ トランジスタの特性に影響を与え、ＰＭＯＳ）ラン
ジスタのしきい値とＮＰＮ ）ランジスタの特性を同時
に制御するのは困難であるという問題点があった。
この発明は上記問題点を解消するためになされたもので
、ＭＯＳトランジスタのしきい値をバイポーラトランジ
スタの特性と独立して制御することができる半導体装置
およびその製造方法を提供することを目的とする。
、ＭＯＳトランジスタのしきい値をバイポーラトランジ
スタの特性と独立して制御することができる半導体装置
およびその製造方法を提供することを目的とする。
この出願の第１の発明は、ゲート分離されたＭＯ８構造
内にバイポーラトランジスタを構成したＢｉＭＯＳ半導
体装置の製造方法において、ＭＯＳ部のしきい値制御用
イオンの注入の際に、その後バイポーラトランジスタの
一方の電極となる部分を遮蔽して行うこととしたもので
あり、この出願の第２の発明は、ゲート分離されたＭＯ
Ｓ構造内にバイポーラトランジスタを構成したＢｉＭＯ
Ｓ半導体装置において、バイポーラトランジスタの一方
の電極近傍には注入イオンが存在せず、ＭＯ８構造中、
その電極近傍以外には注入イオンが存在するものである
。
内にバイポーラトランジスタを構成したＢｉＭＯＳ半導
体装置の製造方法において、ＭＯＳ部のしきい値制御用
イオンの注入の際に、その後バイポーラトランジスタの
一方の電極となる部分を遮蔽して行うこととしたもので
あり、この出願の第２の発明は、ゲート分離されたＭＯ
Ｓ構造内にバイポーラトランジスタを構成したＢｉＭＯ
Ｓ半導体装置において、バイポーラトランジスタの一方
の電極近傍には注入イオンが存在せず、ＭＯ８構造中、
その電極近傍以外には注入イオンが存在するものである
。
第１の発明において、バイポーラトランジスタの一方の
電極となる部分を遮蔽してＭＯＳ部のしきい値制御用イ
オンを注入することにより、バイポーラトランジスタの
特性を変化させることなくＭＯＳ部のしきい値を制御す
る。
電極となる部分を遮蔽してＭＯＳ部のしきい値制御用イ
オンを注入することにより、バイポーラトランジスタの
特性を変化させることなくＭＯＳ部のしきい値を制御す
る。
また第２の発明において、バイポーラトランジスタの一
方の電極近傍には注入イオンが存在せず、バイポーラト
ランジスタでは所定の特性が得られるとともに、ＭＯＳ
部には注入イオンが存在し、所定のしきい値電圧の特性
を呈する。
方の電極近傍には注入イオンが存在せず、バイポーラト
ランジスタでは所定の特性が得られるとともに、ＭＯＳ
部には注入イオンが存在し、所定のしきい値電圧の特性
を呈する。
第１図（ａ） 、 （ｂ）はこの発明によるＢ ｉ Ｍ
ＯＳ半導体装置の一実施例を示す作製途中のそれぞれ
平面図と断面図であり、従来の場合の第３図（ａ）。
ＯＳ半導体装置の一実施例を示す作製途中のそれぞれ
平面図と断面図であり、従来の場合の第３図（ａ）。
（ｂ）にそれぞれ対応する。また第１図（Ｃ）は、第１
図（ａ） 、 （ｂ）の工程を経て完成したＢｉＭＯＳ
半導体装置を示す断面図である。
図（ａ） 、 （ｂ）の工程を経て完成したＢｉＭＯＳ
半導体装置を示す断面図である。
第１図（ａ） 、 （ｂ）に示すように、フォトリソグ
ラフィ技術で形成されたレジスト１１より成るマスクが
、後にＮＰＮ ）ランジスタのエミッタ６となる近傍を
覆い、イオン注入を遮蔽するのでレジスト１１て覆われ
たＮ ウェル３にはイオンか注入されなくなる。すなわ
ち、イオン注入層１０は、レジスト１１あるいは酸化層
８で覆われていない基板表面に形成される。よって第１
図（Ｃ）に示すように、この後に作製されたＰ 層５１
（真性ベース）、Ｎ 層６（エミッタ）にも注入イオン
は存在しなくなり、ＰＭＯＳトランジスタのしきい値を
ＮＰＮ ）ランシスタの特性とは独立して制御できる。
ラフィ技術で形成されたレジスト１１より成るマスクが
、後にＮＰＮ ）ランジスタのエミッタ６となる近傍を
覆い、イオン注入を遮蔽するのでレジスト１１て覆われ
たＮ ウェル３にはイオンか注入されなくなる。すなわ
ち、イオン注入層１０は、レジスト１１あるいは酸化層
８で覆われていない基板表面に形成される。よって第１
図（Ｃ）に示すように、この後に作製されたＰ 層５１
（真性ベース）、Ｎ 層６（エミッタ）にも注入イオン
は存在しなくなり、ＰＭＯＳトランジスタのしきい値を
ＮＰＮ ）ランシスタの特性とは独立して制御できる。
このように、本実施例によれば、イオン注入かなされな
かった領域にＮＰＮ トランジスタのエミッタを形成す
ることにより該エミッタ近傍には注入イオンが存在しな
いようにしているので、ＰＭＯＳトランジスタのしきい
値をＮＰＮ ）ランジスタの特性と独立して制御できる
。即ち本出願で「近傍」とは少なくともバイポーラトラ
ンジスタの一方の電極を完全に含む範囲以上を指す。
かった領域にＮＰＮ トランジスタのエミッタを形成す
ることにより該エミッタ近傍には注入イオンが存在しな
いようにしているので、ＰＭＯＳトランジスタのしきい
値をＮＰＮ ）ランジスタの特性と独立して制御できる
。即ち本出願で「近傍」とは少なくともバイポーラトラ
ンジスタの一方の電極を完全に含む範囲以上を指す。
なお、ソース・ドレイン電極５２となる領域やウェル電
極７に存在するイオン注入層］０は、これらの電極５２
７が単なる電流取出部ゆえＰＭＯＳ，ＮＰＮ両トランジ
スタのいずれの素子の動作にも悪影響を与えない。
極７に存在するイオン注入層］０は、これらの電極５２
７が単なる電流取出部ゆえＰＭＯＳ，ＮＰＮ両トランジ
スタのいずれの素子の動作にも悪影響を与えない。
また、上記実施例ではＰＭＯＳトランジスタ内にＮＰＮ
トランジスタを構成する場合について述べたが、ＮＭＯ
Ｓ）ランジスタ内にＰＮＰ トランジスタを構成する場
合にもこの発明は適用できる。
トランジスタを構成する場合について述べたが、ＮＭＯ
Ｓ）ランジスタ内にＰＮＰ トランジスタを構成する場
合にもこの発明は適用できる。
以上に述べた様に、第１の発明によれば、ゲート分離さ
れたＭＯＳ構造中にバイポーラトランジスタを構成した
Ｂ ｉ Ｍ ＯＳ半導体装置の製造方法において、ＭＯ
Ｓ部のしきい値制御用イオンの注入の際に、その後バイ
ポーラトランジスタの一方の電極となる部分を遮蔽して
行うので、上記一方の電極近傍にはイオンが注入されず
、また第２の発明によれば上記ＢｉＭＯＳ半導体装置に
おいて上記一方の電極近傍には注入イオンが存在しない
ので、ＭＯＳ）ランジスタのしきい値の制御をバイポー
ラトランジスタの特性と独立して制御することかできる
という効果がある。
れたＭＯＳ構造中にバイポーラトランジスタを構成した
Ｂ ｉ Ｍ ＯＳ半導体装置の製造方法において、ＭＯ
Ｓ部のしきい値制御用イオンの注入の際に、その後バイ
ポーラトランジスタの一方の電極となる部分を遮蔽して
行うので、上記一方の電極近傍にはイオンが注入されず
、また第２の発明によれば上記ＢｉＭＯＳ半導体装置に
おいて上記一方の電極近傍には注入イオンが存在しない
ので、ＭＯＳ）ランジスタのしきい値の制御をバイポー
ラトランジスタの特性と独立して制御することかできる
という効果がある。
第１図（ａ）〜（Ｃ）はそれぞれこの発明によるＢｉ
Ｍ ＯＳ半導体装置の一実施例を示す平面図、ＡＡ断面
図及びＢＢ断面図、第２図（ａ）〜（ｃ）はそれぞれ従
来のＢｉＭＯＳ半導体装置を示す平面図、ＡＡ断面図及
びＢＢ断面図、第２図（ｄ）はＰＭＯＳトランジスタ内
に形成されたＮＰＮ トランジスタを示す等価回路図、
第３図（ａ） 、 （ｂ）はそれぞれ従来のＢｉＭＯＳ
半導体装置を示す平面図及びＡＡ断面図である。 図において、６はエミッタ、９はゲート、１０はイオン
注入層、１１はレジスｌ−１５２はソーストレイン電極
である。 なお、各図中同一符号は同一または相当部分を示す。
Ｍ ＯＳ半導体装置の一実施例を示す平面図、ＡＡ断面
図及びＢＢ断面図、第２図（ａ）〜（ｃ）はそれぞれ従
来のＢｉＭＯＳ半導体装置を示す平面図、ＡＡ断面図及
びＢＢ断面図、第２図（ｄ）はＰＭＯＳトランジスタ内
に形成されたＮＰＮ トランジスタを示す等価回路図、
第３図（ａ） 、 （ｂ）はそれぞれ従来のＢｉＭＯＳ
半導体装置を示す平面図及びＡＡ断面図である。 図において、６はエミッタ、９はゲート、１０はイオン
注入層、１１はレジスｌ−１５２はソーストレイン電極
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）ゲート分離されたＭＯＳ構造内にバイポーラトラ
ンジスタを構成したＢｉＭＯＳ半導体装置の製造方法に
おいて、 ＭＯＳ部のしきい値制御用イオンの注入の際に、その後
バイポーラトランジスタの一方の電極となる部分を遮蔽
して行うことを特徴とするＢｉＭＯＳ半導体装置の製造
方法。 - （２）ゲート分離されたＭＯＳ構造内にバイポーラトラ
ンジスタを構成したＢｉＭＯＳ半導体装置において、 バイポーラトランジスタの一方の電極近傍には注入イオ
ンが存在せず、ＭＯＳ構造中、上記電極近傍以外には注
入イオンが存在することを特徴としたＢｉＭＯＳ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24451990A JPH04124870A (ja) | 1990-09-14 | 1990-09-14 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24451990A JPH04124870A (ja) | 1990-09-14 | 1990-09-14 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124870A true JPH04124870A (ja) | 1992-04-24 |
Family
ID=17119892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24451990A Pending JPH04124870A (ja) | 1990-09-14 | 1990-09-14 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2149432A2 (en) | 2008-07-30 | 2010-02-03 | Hitachi Koki CO., LTD. | Power tool |
-
1990
- 1990-09-14 JP JP24451990A patent/JPH04124870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2149432A2 (en) | 2008-07-30 | 2010-02-03 | Hitachi Koki CO., LTD. | Power tool |
| US8381835B2 (en) | 2008-07-30 | 2013-02-26 | Hitachi Koki Co., Ltd. | Power tool |
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