JPH04122137A - 情報データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばいわゆるシリアルインターフェースを
使って情報データを伝送する情報データ〔発明の概要〕 本発明は、Ｎビットパラレル形式の情報データを、伝送
路を介して伝送する情報データ伝送装置において、Ｎビ
ットのうちの上位Ｎ−１ビットのパリティを形成し、こ
のパリティを最下位ビ、ントとして伝送することにより
、情報データの伝送誤りの検出が可能になる情報データ
伝送装置を提供するものである。

〔従来の技術〕

従来より、アナログのビデオ信号、オーディオ信号を扱
うアナログＶＴＲ（ビデオテープレコーダ）におけるビ
デオ信号の入出力には、例えば、同軸ケーブルの両端に
いわゆるＢＮＣ型等のコネクタを配した伝送路を用いる
アナログインターフェースが使用されていた。

その後、ディジタルのビデオ信号、オーディオ信号を扱
うディジタルＶＴＲが開発され、このディジタルＶＴＲ
間の入出力にはディジタルのインターフエースが使われ
るようになった。このディジタルＶＴＲ間のディジタル
インターフェースには、例えばいわゆるパラレルインタ
ーフェースと呼ばれるものがある。該パラレルインター
フェースによれば、例えば、１０ビットのビデオデータ
とクロックとを、サンプリング周波数レートてＥＣＬ（
エミッタ結合論理）差動信号とし、これらをいわゆる２
　５　ｐｉｎ　Ｄ−３ｎｂコネクタ等を使って伝送する
ようになっている。

しかし、上記パラレルインターフェースは、使用するコ
ネクタ、ケーブルとも形状が大きくなり、また、その伝
送距離も長くすることか出来ないものであった。

そこで、上記ディジタルＶＴＲ間のインターフェースと
して、ディジタルビデオ信号とディジタルオーディオ信
号を合わせて１本の同軸ケーブルで伝送するいわゆるシ
リアルインターフェースか開発された。なお、このシリ
アルインターフェースの伝送路には、上記ＢＮＣ型のコ
ネクタか両端に配された同軸ケーブルか用いられる。

このシリアルインターフェースのフォーマ・ノドによる
ディジタルビデオ信号とディジタルオーディオ信号の伝
送は、例えば以下のようにして行われる。

先ず、該ディジタルビデオ信号には、タイミングリファ
レンスシグナル（ＴＲ３）としてｌ水平同期期間毎の刻
みを表すパターン情報（例えばディジタルビデオ信号の
シンク情報）と、ＩＤ情報（フィールドシーケンス、ラ
イン番号等の情報）とが、ビデオ信号の帰線消去期間の
シンクチップ期間に付加される。上記ディジタルオーデ
ィオ信号は、複数チャンネルの信号がそれぞれ時間圧縮
され、これら時間圧縮されたデータも、上記シンクチッ
プ期間にＡＵＸ　（補助、予備）データブロックとして
重畳される。このＡＵＸデータブロックをビデオ信号の
シンクチップ期間に重畳した信号か、更にシリアルデー
タに変換されて伝送される。なお、上記ＡＵＸデータブ
ロックのフォーマットは、先頭から順に、それぞれ１０
ビット（１ワード）のＡＵＸデータフラグ、データＩＤ
、データフロックナンバ、データカウントが続き、次に
ユーザーデータとして最大２５５ワードのディジタルオ
ーディオ信号等が配され、最後が１ワードのチエツクサ
ムとなっている。また、上記ユーザーデータには、１ビ
ットのパリティビットも含まれている。

第２図に、上述したシリアルインターフェースによって
、ディジタルビデオ信号、ディジタルオーディオ信号を
実際に送信、受信するシリアルインターフェース送受信
回路の概略構成のブロック図を示す。この送受信回路の
送信回路６０．受信回路８０がＶＴＲ内に設けられる。

この第２図において、送信回路６０のタイミング情報発
生回路６４は、入力端子６１を介して供給されるビデオ
信号のタイミングに基づいて、上記タイミングリファレ
ンスシグナル（ＴＲ３）とＩＤ情報を発生する。このタ
イミング情報発生回路６４の出力は加算器６６に送られ
る。また、端子６３を介して供給される例えば４つのチ
ャンネーダ６５に送られ、このＡＵＸエンコーダ６５て
上記シンクチップ期間に重畳される上記ＡＵＸデータブ
ロックが形成される。当該ＡＵＸエンコーダ６５からの
ＡＵＸデータブロックのデータか上記加算器６６に送ら
れる。また、当該加算器６６には、入力端子６２を介し
たディジタルビデオ信号も入力される。したがって、こ
の加算器６６での合成により、上記ディジタルビデオ信
号に上記ＴＲ３，ＩＤが付加されると共に、このビデオ
信号のシンクチップ期間に、上記ＡＵＸデータブロック
が重畳されるようになる。この加算器６６の出力は、ｌ
Ｏビットパラレルの信号であり、このパラレル信号がパ
ラレル／シリアル（Ｐ／Ｓ）変換回路６７に送られる。

該Ｐ／Ｓ変換回路６７では、上記ＴＲ３の基準に対して
１０倍のクロックを用いて、上記パラレル信号をシリア
ルのデータに変換する。このＰ／Ｓ変換回路６７の出力
はスクランブラ６８に送られる。当該スクランブラ６８
では、上記シリアルデータがいわゆるスクラン■信号は
バッファ６９を介して出力端子７０から出力される。

この出力端子７０は、上記両端にＢＮＣコネクタ等が配
された同軸ケーブルを介して、受信回路８０の入力端子
８１と接続される。当該受信回路８０で受信されたシリ
アルの送信データは、ケーブルイコライザ８２で、上記
同軸ケーブルを伝送することによる高域信号劣化の補償
を行う。当該ケーブルイコライザ８２の出力はＰＬＬ　
（位相同期ループ）回路８３て位相合わせが行われた後
、デスクランブラ８４に送られる。このデスクランブラ
８４では上記ＮＲＺ−Ｉ信号のデコード処理を行う。当
該デスクランブラ８４でデコード処理された信号は、検
出変換回路８５に送られる。該検出変換回路８５ては、
上記ＴＲ３を検出し、このＴＲ３の基準に対してｌ／１
０のクロック（パラレルのクロック）を発生させ、これ
によってシリアルデータをパラレルデータに変換する処
理が行われる。このパラレルデータはＡＵＸデコーダ８
７とシンクチップ置換回路８６とに送られる。

上記シンクチップ置換回路８６では、上記パラレルデー
タから上記シンクチップ期間を検出すると共に、該シン
クチップ期間に重畳されている上記ＴＲ３，ＩＤ、ＡＵ
Ｘデータブロック等を取り去り、その後、この期間をシ
ンクチップレベル（ＮＴＳＣ方式の場合０１０””　、
ＰＡＬ方式の場合００４ｈ″”　　；ｈｅｘは１６進数
表示を示す）で置き換えてディジタルビデオ信号を得る
処理か行われる。このシンクチップ置換回路８６の出力
か出力端子８８から出力される。また、ＡＵＸデコーダ
８７では、上記パラレルデータからＡＵＸデー−タブロ
ックのみを抽出し、各チャンネルのディジタルオーディ
オ信号への分離と時間軸伸長とを行い、この出力を端子
８９から出力する。

上述のシリアルインターフェース送受信回路によれば、
ケーブルイコライザ８２か使用されているため、伝送距
離も飛躍的に伸び、更に、ビデオ信号と共にオーディオ
信号も一緒に伝送することができる利点かある。

第３図に例えば２台のディジタルＶＴＲ４０゜５０間を
上述したシリアルインターフェースで接続した時の接続
図を示す。

この第３図において、プレーヤ側のディジタルＶＴＲ４
０で記録媒体から再生されて得られたディジタルビデオ
信号及び４つのチャンネルのディジタルオーディオ信号
は、エンコーダ４１に供給される。このエンコーダ４Ｉ
は、上記第２図の送信回路６０と同様な機能を有するも
のである。したがって、当該エンコーダ４１では、ビデ
オ信号にＴＲ３，ＩＤを付加すると共に、４つのチャン
ネルのディジタルオーディオ信号をビデオ信号の帰線消
去期間のシンクチップ期間にＡＵＸデータブロックとし
て重畳させ、更に、これをシリアルデータに変換して出
力するようになる。このシリアルデータ出力が出力端子
７０を介して出力（送信）される。

この出力端子７０は、上記両端にＢＮＣコネクタ等が配
された同軸ケーブルを介して、レコーダ側のディジタル
ＶＴＲ５０の入力端子８１と接続５１は上記第２図の受
信回路８０と同様の機能を有するものである。したがっ
て、該デコーダ５１では、供給された（受信された）上
記シリアルデータからビデオ信号とＡＵＸデータブロッ
クとを分離し、ビデオ信号とオーディオ信号を得るデコ
ード処理か行われる。

〔発明か解決しようとする課題〕

ところが、上述したシリアルインターフェースのフォー
マットでの送信信号（特にビデオ信号部分）には、伝送
誤り検出のための符号が付加されていない。すなわち、
伝送途中に誤りが発生しても、その誤りを検出する手段
がない。このため、従来の伝送誤り検出は、伝送されて
受信されたビデオ映像画面を、実際に見て伝送誤りの有
無を類推するのみであった。

ただし、上記シンクチップ期間に重畳されるＡＵＸデー
タブロックには、パリティとチエツクサムとによる誤り
検出符号が付加されている。しかされるものではない。

したかって、例えば、オーディオ信号を伝送しない場合
には、該ＡＵＸデータブロックがシンクチップ期間に重
畳されなくなるため、該ＡＵＸデータブロックのパリテ
ィとチエツクサムによる誤り検出も出来なくなる。また
、このＡＵＸデータブロックのパリティとチエツクサム
による誤り検出は、伝送される全体の情報量に比べて、
シンクチップ期間の極短い期間のみで行われるため少な
く、したかって、伝送誤りの状況を正確に把握すること
はできない。

そこで、本発明は、上述のような実情に鑑みて提案され
たものであり、シリアルインターフェースによるディジ
タルビデオ信号等の情報データ伝送時に、情報データの
伝送誤りの検出を可能とする情報データ伝送装置を提供
することを目的とするものである。

〔課題を解決するための手段〕

本発明の情報データ伝送装置は、上述の目的を達成する
ために提案されたものであり、Ｎビットパラレル形式の
情報データを上記Ｎビット以外に冗長ビットを有しない
伝送路を介して伝送するものであって、上記Ｎビットの
うちの上位Ｎ−１ビットのためのパリティを形成するパ
リティ形成手段と、上記パリティ形成手段の出力を所定
期間において、上記Ｎビットのうちの最下位ビットとし
て出力する最下位ビット制御手段とを備えたものである
。

〔作用〕

本発明によれば、Ｎビットのうちの上位Ｎ−１ビットの
ためのパリティを形成し、このパリティを情報データと
共に伝送するため、後に、該パリティを伝送誤りの検出
のために使用できるようになる。

〔実施例〕

以下、本発明を適用した実施例について図面を参照しな
がら説明する。

第１図に本発明実施例の情報データ伝送装置としてのシ
リアルインターフェース送受信回路の概略構成を示す。

ただし、この第１図の実施例において、前述の第２図の
シリアルインターフェース送受信回路と同様の構成には
、第２図と同じ指示符号を付して説明を省略する。

すなわち、本実施例情報データ伝送装置としてのシリア
ルインターフェース送受信回路は、Ｎビット（例えば１
０ビット）パラレル形式の情報データ（例えばディジタ
ルビデオ信号）を上記Ｎビット以外に冗長ビットを有し
ないフォーマット（シリアルインターフェースフォーマ
ット）を使用して、伝送路（両端にＢＮＣ型コネクタ等
が配された同軸ケーブル）を介して伝送するものであっ
て、送信回路６０内に、上記Ｎビットのうちの上位Ｎ−
１ビット（１０ビットのうち上位９ビット）のためのパ
リティ（１ビットのパリティビット）を形成するパリテ
ィ形成手段と、上記パリティ形成手段の出力を所定期Ｉ
′１ｌｆｆ（ビデオ信号のシンクチップ期間以外の期間
）において、上記Ｎビッット制御手段とを有するパリテ
ィ発生回路９５を備えたものである。

ここで、第１図の入力端子６２に供給された１０ビット
ディジタルビデオ信号は、上記パリティ発生回路９５に
送られる。当該パリティ発生回路９５では、上述のよう
に、パリティ形成手段によって、１０ビットディジタル
ビデオ信号のうち上位９ビットのための１ビットパリテ
イビット（パリティ符号）を形成し、更に、最下位ビッ
ト制御手段により、ビデオ信号の上記シンクチップ期間
以外の期間において、上記パリティ形成手段の出力を、
上記１０ビットのうちの最下位ビットとして出力するよ
うにしている。すなわち、該パリティ発生回路９５では
、１０ビットのうちの最下位の１ビットを、上位９ビッ
トのためのパリティビットに置き換えるようにしている
。この時のパリティビットは、例えば、上記１０ビット
の２進データの“ｌ”の数（又は“０”の数）が偶数で
あれば“１”　（又は“０”）とされ、奇数であればい
られる。

したかって、このパリティビットか付加された１０ビッ
トデータを、送信回路６０から受信回路８０に伝送し、
該受信回路８０側で、該パリティビットの検出を行うよ
うにすれば、伝送誤りの検出が可能となる。

このようなことを行うため、上記パリティ発生回路９５
の出力は、前記加算器６６に送られる。

したがって、該加算器６６では、前記タイミング情報発
生回路６４から供給される前記ＴＲ３，ＩＤのデータと
、前記ＡＵＸエンコーダ６５から供給される前記シンク
チップ期間に重畳されるＡＵＸデータブロックのデータ
と、該パリティ発生回路９５の出力信号との合成が行わ
れる。この合成により、該加算器６６の出力は、上記パ
リティビットを有するディジタルビデオ信号に、上記Ｔ
Ｒ３，ＩＤが付加され、更にシンクチップ期間にＡＵＸ
データブロックが重畳されたものとなる。該加算器６６
の出力は、前記Ｐ／Ｓ変換回路６７゜スクランブラ６８
．バッファ６９．出力端子７０゜同軸ケーブルを介し、
前記受信回路８０の入力端子８１に伝送される。この受
信回路８０に伝送された信号は、前記ケーブルイコライ
ザ８２．ＰＬＬ回路８３．デスクランブラ８４を介し、
更に、前記検出変換回路８５を介する二とて、前記ＡＵ
Ｘデコーダ８７とシンクチップ置換回路８６とに送られ
る。該シンクチップ置換回路８６では、前述したように
、パラレルデータからシンクチップ期間を検出すると共
に、該シンクチップ期間に重畳されている上記ＴＲ３，
ＩＤ、ＡＵＸデータブロック等を取り去り、その後、シ
ンクチップレベルで置き換えてディジタルビデオ信号を
得る処理か行われる。このように、該シンクチップ置換
回路８６では、上記シンクチップ期間以外の期間のデー
タか、そのまま取り出されるようになっているため、該
シンクチップ期間以外の期間内に存在する上記パリティ
ビットもそのまま出力されるようになる。

ここで、上記シンクチップ置換回路８６の出力すなわち
上記パリティビットか含まれたディジタルビデオ信号は
、パリティチエッカ９７に送られる。当該パリティチエ
ッカ９７では、上記パリティビットを用いてパリティチ
エツクを行って受信信号の伝送誤りを検出している。ま
た、該パリティチエッカ９７では、上記誤り検出と共に
、その検出された誤りの数をエラーカウンタ等で例えば
ｌフィールド期間計数することにより、誤りの状況（誤
り率）も調べている。

すなわち、本実施例においては、送信回路６゜側で、デ
ィジタルビデオ信号の１０ビットの最下位ビットをパリ
ティビットに置き換えた信号を形成して、この信号を受
信回路８０に伝送し、該受信回路８０側で、当該伝送さ
れた信号のパリティチエツクを行うことにより、伝送誤
りを検出することか可能となっている。更に、検出した
伝送誤りを、例えば１フイ一ルド期間計数することによ
り、伝送誤り率を調べることができるようになっている
。

また、本実施例回路においては、上述したように、上記
ビデオ信号の最下位ビットを偶数パリティとし、前記受
信回路８０側で上記シンクチップ期間のデータをシンク
チップレベルに置き換えた後にパリティチエツクを行う
ようにしているため、特別にその期間（シンクチップ期
間）をマスクしなくても、誤り検出ができることになる
。ただし、この場合、上記シンクチップ期間の誤り検出
はできないことになる。しかし、本実施例回路は、前述
のように、前記ＡＵＸデコーダ８７て、上記シンクチッ
プ期間に重畳されたＡＵＸデータブロックのパリティ、
チエツクサムによる誤り検出を行っているため、上記シ
ンクチップ期間の誤り検出も行われる。

ところで、上記ディジタルビデオ信号の１０ビットに上
記パリティビットを付加すると、実際に伝送されるディ
ジタルビデオ信号の分解能は９ビットに減ることになる
。しかし、これは伝送誤りをチエツクしたい時だけパリ
ティを付加するようにし、通常はｌＯビットのビデオデ
ータをそのまま伝送するようにすれば問題ない。ここで
、このように−伝送誤りをチエ１１．り１．たい誹だけ
パ１１千ィを付加するのは、例えば、第１図のスイッチ
９６による切り換えて行うことかできる。この場合の上
記パリティ発生回路９５は、上記スイッチ９６が、例え
ばオンの時パリティの付加を行うように動作し、例えば
オフの時パリティの付加を行わないように動作するよう
に構成される。なお、例えば、現在使用されているディ
ジタルＶＴＲには、ビデオデータか８ビットで記録、再
生されているものが存在する。このＶＴＲの場合、本実
施例のように１０ビットの最下位ビットをパリティビッ
トとしてもなんら問題ないことになる。

上述したように、本実施例によれば、ディジタルビデオ
信号をシリアルインターフェースを使用して伝送する時
、送信回路６０側でディジタルビデオ信号にパリティ符
号を付加して伝送し、受信回路８０側で伝送された信号
のパリティチエツクを行うことにより、伝送誤りを検出
することが可能となる。また、ディジタルビデオ信号の
最下位ビットをパリティ符号に置き換えて伝送している
ため、画像及びオーディオデータの伝送と伝送誤りの検
出が共に可能となる。更に、送信回路６０側で偶数パリ
ティを付加するようにすれば、受信時にシンクチップレ
ベルを置き換えた後のビデオデータに対してパリティチ
エツクを行う際に、シンクチップ期間に特別なマスクを
行う必要かない。

また更に、検出した伝送誤りを例えば１フイ一ルド期間
のように一定期間計数することにより、伝送誤り率を測
定することができるようになる。その他、従来の回路に
対して、本実施例回路は、送信回路６０側ではパリティ
発生回路９５（スイッチ９６）、受信回路８０側ではパ
リティチエッカ９７（カウンタを含む）のみの簡単な回
路の付加のみで、誤り検出が行えるようになる。

また、上述のような本実施例において、データ伝送時に
常時パリティチエツクを行わせることも考えられるが、
特に、伝送回線のチエツク或いは調整等の用途に適用す
ることも考えられる。すなわち、例えば、機器設置時等
に上記パリティチエツクを行うことで、使用する伝送回
線の使用可否が判断できるようになる。更に、例えば、
前記ケーブルイコライザ８２の調整時等には、例えば長
いケーブルを用い更にノイズを印加する等して故意に誤
りを発生させ、この時上記パリティチエッカ９７での誤
り率が最小となるように、該ケーブルイコライザ８２を
調整すれば、簡単かつ正確な調整が可能となる。

なお、本発明は、上述した実施例のように、シリアルイ
ンターフェースに限らず、いわゆるＡＥＳ／ＥＢＵイン
ターフェース等の２チャンネル以上のデータを一本のケ
ーブルで伝送するものにも適用可能である。

〔発明の効果〕

本発明の情報データ伝送装置においては、Ｎビットパラ
レル形式の情報データを伝送路を介して伝送するに際し
、送信側でＮビットのうちの上位Ｎ−１ビットのパリテ
ィを形成し、このパリティをＮビットのうちの最下位ビ
ットとして伝送することにより、受信側で情報データの
伝送誤りの検Ｗ講、′：Ｔｋ＃＋Ｌ＋１−プ したがって、例えば、機器設置時等に使用する伝送回線
の使用可否、伝送誤り率等が判断できるようになる。

【図面の簡単な説明】

第１図は本発明実施例の情報データ伝送装置としてのシ
リアルインターフェース送受信回路の概略構成を示すブ
ロック図、第２図は従来のシリアルインターフェース送
受信回路の概略構成を示すブロック図、第３図はシリア
ルインターフェースの接続例を示すブロック図である。 ９５・・・・・・パリティ発生回路 ９６・・・・・・スイッチ ９７・・・・・・パリティチエッカ

Claims (1)

1. 【特許請求の範囲】 Ｎビットパラレル形式の情報データを上記Ｎビット以外
   に冗長ビットを有しない伝送路を介して伝送する情報デ
   ータ伝送装置において、 上記Ｎビットのうちの上位Ｎ−１ビットのパリティを形
   成するパリティ形成手段と、 上記パリティ形成手段の出力を所定期間において、上記
   Ｎビットのうちの最下位ビットとして出力する最下位ビ
   ット制御手段とを備えたことを特徴とする情報データ伝
   送装置。